KR100478208B1 - Semiconductor Package - Google Patents
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Abstract
본 발명은 반도체패키지에 관한 것으로, 입출력단자수의 증대를 위해 최종 입출력단자인 솔더볼이 반도체칩의 외주연상에까지 위치하는 팬아웃형(Fan-out type) 반도체패키지에서 표면이나 내층에 구리를 도금한 회로기판시트를 구비함으로써 별도의 보강제 부착 공정을 필요로 하지 않고, 또한 회로기판시트의 회로패턴밀도 및 전기적 성능을 향상시키기 위해, 상면의 둘레 부근에 입출력패드가 형성되어 있는 반도체칩과; 상기 반도체칩의 상면에는 그 반도체칩의 상면 넓이보다 더 큰 넓이를 갖는 폴리이미드층이 위치되어 있되, 상기 입출력패드와 대응되는 위치의 폴리이미드층은 관통되어 소정의 공간부가 형성되고, 상기 공간부를 중심으로 그 외측의 폴리이미드층에 본드핑거, 연결부 및 솔더볼랜드가 각각 형성되어 회로패턴을 형성하며, 상기 공간부, 본드핑거 및 솔더볼랜드를 제외한 상면에는 커버코오트가 코팅되어 있는 회로기판시트와; 상기 반도체칩의 상면 외주연에 위치되는 폴리이미드층 저면에는 상기 회로기판시트가 확고하게 지지되도록 구리가 도금되어 형성된 보강제와; 상기 반도체칩의 상면 중앙부와 상기 회로기판시트의 폴리이미드층을 서로 접착시키는 일레스토머와; 상기 회로기판시트의 공간부 내측에서 상기 반도체칩의 입출력패드와 본드핑거를 전기적으로 연결하는 도전성와이어와; 상기 도전성와이어 및 반도체칩의 입출력패드를 외부 환경으로부터 보호하기 위해 상기 회로기판시트의 공간부에 충진된 봉지재와; 상기 회로기판시트의 솔더볼랜드에 융착된 다수의 솔더볼을 포함하여 이루어진 것을 특징으로 하는 반도체패키지.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package. In order to increase the number of input / output terminals, copper is plated on a surface or an inner layer of a fan-out type semiconductor package in which solder balls, which are final input / output terminals, are located on the outer periphery of the semiconductor chip. A semiconductor chip having an input / output pad formed around the periphery of the upper surface in order to provide a circuit board sheet without requiring a separate reinforcing agent attaching step and to improve the circuit pattern density and electrical performance of the circuit board sheet; A polyimide layer having a larger area than the top surface of the semiconductor chip is located on the upper surface of the semiconductor chip, wherein the polyimide layer at a position corresponding to the input / output pad penetrates to form a predetermined space portion. Bond finger, connecting portion and solder borland are formed on the outer polyimide layer at the center to form a circuit pattern, and a circuit board sheet coated with a cover coat on the upper surface except the space portion, bond finger and solder borland; ; A reinforcing agent formed by plating copper on the bottom surface of the polyimide layer positioned at the outer circumference of the upper surface of the semiconductor chip so as to firmly support the circuit board sheet; An elastomer bonding the upper center portion of the semiconductor chip to the polyimide layer of the circuit board sheet; Conductive wires electrically connecting the input / output pads and the bond fingers of the semiconductor chip inside the space portion of the circuit board sheet; An encapsulant filled in a space portion of the circuit board sheet to protect the conductive wire and the input / output pad of the semiconductor chip from an external environment; A semiconductor package comprising a plurality of solder balls fused to the solder ball land of the circuit board sheet.
Description
본 발명은 반도체패키지에 관한 것으로, 보다 상세하게 설명하면 입출력단자수의 증대를 위해 최종 입출력단자인 솔더볼이 반도체칩의 외주연에까지 위치하는 팬아웃형(Fan-out type) 반도체패키지에서 표면이나 내층에 구리를 도금하여 보강제 역할을 하도록 한 회로기판시트를 구비함으로써 별도의 보강제 부착 공정을 필요로 하지 않고, 또한 회로기판시트의 회로패턴밀도를 향상시킬 수 있는 반도체패키지에 관한 것이다.The present invention relates to a semiconductor package. More specifically, in order to increase the number of input / output terminals, the surface or inner layer of a fan-out type semiconductor package in which a solder ball, which is a final input / output terminal, is positioned up to the outer circumference of the semiconductor chip. The present invention relates to a semiconductor package capable of improving a circuit pattern density of a circuit board sheet without requiring a separate reinforcing agent attaching process by providing a circuit board sheet in which copper is plated to act as a reinforcing agent.
최근의 반도체패키지는 반도체칩의 경박단소화 추세에 따라 그 반도체칩을 마더보드(Mother board)상에 지지시켜 주는 동시에 입출력신호를 매개해주는 반도체패키지의 크기도 반도체칩의 크기와 유사한 칩싸이즈(Chip size) 반도체패키지의 형태로 전환되고 있다.In recent years, the semiconductor package supports the semiconductor chip on the motherboard according to the trend of light and short size of the semiconductor chip, and the size of the semiconductor package that mediates the input / output signals is similar to the size of the semiconductor chip. size) is becoming a form of semiconductor package.
이러한 칩싸이즈 반도체패키지의 한 예를 도1에 도시하였으며, 이것의 구조를 간단히 설명하면 다음과 같다.An example of such a chip size semiconductor package is shown in FIG. 1, and the structure thereof is briefly described as follows.
도1은 유연성 회로기판시트를 이용한 칩싸이즈반도체패키지(100')로서, 상면의 둘레에 다수의 입출력패드(41')가 구비된 반도체칩(40')과, 상기 반도체칩(40')의 입출력패드(41') 내측면에 접착된 접착제(21')와, 상기 접착제(21') 상면에 폴리이미드층(12')이 접착되고, 상기 폴리이미드층(12')상에는 본드핑거(13'), 연결부(14') 및 솔더볼랜드(15') 등의 도전성 회로패턴이 형성되어 있으며, 상기 본드핑거(13') 및 솔더볼랜드(15')를 제외한 상면에 코팅된 커버코오트(16')로 이루어진 회로기판시트(10')와, 상기 반도체칩(40')의 입출력패드(41')와 회로기판시트(10')의 본드핑거(13')를 연결하는 도전성와이어(50')와, 상기 회로기판시트(10')의 솔더볼랜드(15')에 융착되어 마더보드(도시되지 않음)에 실장되는 솔더볼(70')과, 상기 반도체칩(40')의 입출력패드(41')에 연결된 도전성와이어(50')를 외부의 환경으로부터 보호하기 위해 봉지한 봉지재(60')로 이루어져 있다.FIG. 1 shows a chip size semiconductor package 100 'using a flexible circuit board sheet. The semiconductor chip 40' is provided with a plurality of input / output pads 41 'around its upper surface. An adhesive 21 'adhered to an inner surface of the input / output pad 41' and a polyimide layer 12 'are adhered to the upper surface of the adhesive 21', and a bond finger 13 is formed on the polyimide layer 12 '. '), The connection portion 14' and the conductive circuit patterns such as the solder borland 15 'is formed, and the cover coat 16 coated on the upper surface except for the bond finger 13' and the solder borland 15 ' A conductive wire 50 'which connects the circuit board sheet 10' formed of the "), the input / output pad 41 'of the semiconductor chip 40' and the bond finger 13 'of the circuit board sheet 10'. ), A solder ball 70 'fused to the solder ball land 15' of the circuit board sheet 10 'and mounted on a motherboard (not shown), and an input / output pad 41 of the semiconductor chip 40'. Conductivity connected to The encapsulant 60 'is encapsulated to protect the wire 50' from the external environment.
이러한 칩싸이즈 반도체패키지(100')의 제조 방법은 웨이퍼 상태에서 회로기판시트를 웨이퍼 모양과 동일한 상태로 접착제를 개재하여 접착시키는 라미네이션(Lamination) 단계와, 상기 단계를 완료한 웨이퍼에 도전성와이어를 연결시켜 주는 와이어본딩 단계와, 와이어본딩된 부분을 보호하기 위해 봉지재로 봉지하는 봉지 단계와, 입출력패드를 외부로 연결시켜 주기 위하여 웨이퍼에 붙어 있는 회로기판시트의 상면에 솔더볼을 융착하는 솔더볼 융착 단계와, 낱개의 반도체패키지로 분리시켜주는 소잉 단계로 이루어져 있다.The method for manufacturing the chip size semiconductor package 100 'includes a lamination step of adhering the circuit board sheet in the wafer state to the same state as the shape of the wafer via an adhesive, and connecting conductive wires to the wafer having completed the step. A wire bonding step for encapsulating, an encapsulation step for encapsulating the wire-bonded part, and a solder ball fusion step for fusion of solder balls on the upper surface of the circuit board sheet attached to the wafer to connect the input / output pad to the outside. And, it consists of a sawing step to separate into a single semiconductor package.
그러나 최근에는 반도체칩의 집적 기술 발달로 반도체칩 상에 형성되는 입출력패드가 증가하는 추세에 있다. 따라서 반도체패키지에 형성되는 솔더볼의 갯수도 증가 추세에 있으나, 상기와 같은 칩싸이즈 반도체패키지의 회로기판시트에 형성 및 융착될 수 있는 솔더볼의 갯수에는 한계가 있다.Recently, however, input / output pads formed on semiconductor chips have increased due to the development of integrated technology of semiconductor chips. Therefore, the number of solder balls formed in the semiconductor package is also increasing, but the number of solder balls that can be formed and fused to the circuit board sheet of the chip size semiconductor package as described above is limited.
한편, 상기 반도체패키지의 회로기판시트 넓이를 반도체칩의 상면 넓이보다 크게 할 경우에는 상기 회로기판시트가 유연하기 때문에 그 외곽면이 쉽게 휘는 단점이 있으며, 또한 반도체칩의 외주연에 위치된 회로기판시트에 솔더볼이 융착될 경우 이 솔더볼을 회로기판시트가 확고하게 지지시켜 주지 못하는 문제점이 있다.On the other hand, when the width of the circuit board sheet of the semiconductor package is larger than the width of the upper surface of the semiconductor chip, the circuit board sheet is flexible, so that its outer surface is easily bent, and the circuit board is located on the outer circumference of the semiconductor chip. When solder balls are fused to the sheet, there is a problem in that the circuit board sheet does not support the solder balls firmly.
따라서, 종래의 이러한 반도체패키지에 반도체칩의 외주연까지 연장된 회로기판시트를 지지하기 위해 별도의 보강제를 접착하는 방법이 알려져 있다. 그러나 이렇게 별도로 보강제를 부착하는 경우 제조 공정이 복잡해지는 문제가 있고 또한 완성된 반도체패키지의 가격을 상승시키는 요인이 되고 있다.Accordingly, a method of adhering a separate reinforcing agent to a conventional semiconductor package to support a circuit board sheet extending to the outer circumference of the semiconductor chip is known. However, when the reinforcing agent is separately attached, there is a problem in that the manufacturing process is complicated and the price of the finished semiconductor package is increased.
더불어, 상기 회로기판시트의 회로패턴 즉, 본드핑거, 연결부, 솔더볼랜드 등이 1층으로만 형성되어 있음으로써 현재 필요로 하는 대량의 입출력단자수를 갖는 반도체패키지의 요구에 부응할 수 없는 문제점도 있다.In addition, since the circuit pattern of the circuit board sheet, that is, the bond finger, the connection part, the solder borland, and the like is formed in only one layer, there is a problem in that it cannot meet the demand of the semiconductor package having a large number of input / output terminals. have.
마지막으로, 상기 회로기판시트에는 전력 공급용이나 그라운드(Ground)용의 공통 영역이 없음으로써, 소정의 회로패턴 즉, 본드핑거, 연결부 및 솔더볼랜드에 이 기능을 부여하여야 함으로써 결국 신호용 회로패턴을 낭비하게 되는 문제점이 있다.Finally, the circuit board sheet does not have a common area for power supply or ground, thus, a predetermined circuit pattern, that is, a bond finger, a connection part, and a solder borland must be provided with this function, thereby wasting signal circuit patterns. There is a problem.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 표면이나 내층에 구리를 도금하여 보강제 역할을 하도록 한 회로기판시트를 구비함으로써 별도의 보강제 부착 공정없이도 회로기판시트의 휨 현상을 용이하게 방지할 수 있는 반도체패키지를 제공하는데 있다.The present invention has been made to solve the above-mentioned conventional problems, by providing a circuit board sheet to the surface or the inner layer to act as a reinforcement by plating copper to facilitate the bending of the circuit board sheet without a separate reinforcing agent attachment process. It is to provide a semiconductor package that can be prevented.
본 발명의 다른 목적은 회로기판시트의 회로패턴 밀도를 증가시켜 필요한 입출력단자수를 증가시킬 수 있는 반도체패키지를 제공하는데 있다.Another object of the present invention is to provide a semiconductor package capable of increasing the number of input and output terminals required by increasing the circuit pattern density of the circuit board sheet.
본 발명의 또 다른 목적은 전력 공급용이나 그라운드용의 공통영역을 확보함으로써 신호용 회로패턴을 대량 확보할 수 있는 반도체패키지를 제공하는데 있다.Another object of the present invention is to provide a semiconductor package capable of securing a large amount of signal circuit patterns by securing a common area for power supply or ground.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 상면의 둘레 부근에 입출력패드가 형성되어 있는 반도체칩과; 상기 반도체칩의 상면에는 그 반도체칩의 상면 넓이보다 더 큰 넓이를 갖는 폴리이미드층이 위치되어 있되, 상기 입출력패드와 대응되는 위치의 폴리이미드층은 관통되어 소정의 공간부가 형성되고, 상기 공간부를 중심으로 그 외측의 폴리이미드층에 본드핑거, 연결부 및 솔더볼랜드가 각각 형성되어 회로패턴을 형성하며, 상기 공간부, 본드핑거 및 솔더볼랜드를 제외한 상면에는 커버코오트가 코팅되어 있는 회로기판시트와; 상기 반도체칩의 상면 외주연에 위치되는 폴리이미드층 저면에 구리가 도금되어 형성된 보강제와; 상기 반도체칩의 상면 중앙부와 상기 회로기판시트의 폴리이미드층을 서로 접착시키는 일레스토머와; 상기 회로기판시트의 공간부 내측에서 상기 반도체칩의 입출력패드와 본드핑거를 전기적으로 연결하는 도전성와이어와; 상기 도전성와이어 및 반도체칩의 입출력패드를 외부 환경으로부터 보호하기 위해 상기 회로기판시트의 공간부에 충진된 봉지재와; 상기 회로기판시트의 솔더볼랜드에 융착된 다수의 솔더볼을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the semiconductor package according to the present invention comprises: a semiconductor chip having an input / output pad formed around a periphery of an upper surface thereof; A polyimide layer having a larger area than the top surface of the semiconductor chip is located on the upper surface of the semiconductor chip, wherein the polyimide layer at a position corresponding to the input / output pad penetrates to form a predetermined space portion. Bond finger, connecting portion and solder borland are formed on the outer polyimide layer at the center to form a circuit pattern, and a circuit board sheet coated with a cover coat on the upper surface except the space portion, bond finger and solder borland; ; A reinforcing agent formed by plating copper on a bottom surface of the polyimide layer positioned at an outer circumference of the upper surface of the semiconductor chip; An elastomer bonding the upper center portion of the semiconductor chip to the polyimide layer of the circuit board sheet; Conductive wires electrically connecting the input / output pads and the bond fingers of the semiconductor chip inside the space portion of the circuit board sheet; An encapsulant filled in a space portion of the circuit board sheet to protect the conductive wire and the input / output pad of the semiconductor chip from an external environment; It characterized in that it comprises a plurality of solder balls fused to the solder ball land of the circuit board sheet.
여기서, 상기 보강제 저면에는 일레스토머를 더 부착하여 보강제의 강성을 증가시키거나, 또는 상기 보강제에 미세한 틈을 다수 형성하여 그 강성을 증대시킬 수 있다.Here, the bottom of the reinforcing agent may be further attached to the elastomer to increase the rigidity of the reinforcing agent, or to increase the rigidity by forming a plurality of minute gaps in the reinforcing agent.
또한, 상기 보강제의 역할을 보강하기 위해 상기 회로기판시트의 둘레 근처에 위치되는 폴리이미드층 상면에도 보강제를 형성한채 커버코오트로 코팅할 수 있다.In addition, in order to reinforce the role of the reinforcing agent may be coated with a cover coat with the reinforcing agent formed on the upper surface of the polyimide layer located near the periphery of the circuit board sheet.
또한 상기 회로기판시트의 회로패턴 밀도를 증가시키기 위해 상기 반도체칩의 상면 내주연에 위치되는 회로기판시트의 폴리이미드층 저면에도 연결부를 우회 형성하고, 상기 폴리이미드층 상면의 본드핑거 및 솔더볼랜드는 상기 연결부와 비아홀로 연결할 수 있다.In addition, in order to increase the circuit pattern density of the circuit board sheet, the connection part is formed on the bottom surface of the polyimide layer of the circuit board sheet located at the inner circumference of the upper surface of the semiconductor chip, and the bond finger and the solder borland on the top surface of the polyimide layer are The connection part may be connected to the via hole.
더불어, 상기 반도체칩의 상면 외주연에 위치되는 회로기판시트의 폴리이미드층 저면에도 연결부를 형성하고, 상기 폴리이미드층 상면의 본드핑거 및 솔더볼랜드는 상기 연결부와 비아홀로 연결하여 회로패턴 밀도를 증대시킬 수 있다.In addition, a connection portion is formed on the bottom surface of the polyimide layer of the circuit board sheet positioned on the outer circumference of the upper surface of the semiconductor chip, and bond fingers and solder bores on the upper surface of the polyimide layer are connected to the connection portion via via holes to increase the circuit pattern density. You can.
한편, 상기 반도체칩의 상면 외주연에 위치되는 회로기판시트의 폴리이미드층에 형성된 본드핑거 및 솔더볼랜드를 비아홀에 의해 저면의 도전성 보강제와 연결함으로써 전력용 또는 구라운드용의 공통영역을 확보할 수 있다.On the other hand, by bonding the bond finger and solder bores formed in the polyimide layer of the circuit board sheet located on the outer circumference of the upper surface of the semiconductor chip with the conductive reinforcing agent on the bottom by via holes, a common area for power or round can be secured. have.
또한, 상기 반도체칩의 상면 둘레 근처와 회로기판시트의 폴리이미드층 사이에 일레스토머를 위치시켜서 상기 회로기판시트가 반도체칩 상에서 더욱 확고하게 지지되도록 할 수 있다.In addition, an elastomer may be positioned between the periphery of the upper surface of the semiconductor chip and the polyimide layer of the circuit board sheet so that the circuit board sheet is more firmly supported on the semiconductor chip.
또한, 상기한 모든 보강제는 그 표면에 금을 플레이팅하여 전기 도전성 및 열도전성을 향상시킬수도 있다.In addition, all of the above reinforcing agents may be plated with gold on their surfaces to improve electrical conductivity and thermal conductivity.
또한, 상기 회로기판시트는 3층 이상의 다층(5층) 구조도 가능하며 이를 위해 상기 회로기판시트의 회로패턴인 본드핑거, 연결부 및 솔더볼랜드를 접착제에 의해 폴리이미드층상에 접착시키고, 또한 상기 반도체칩의 상면 둘레 외측으로 위치하는 회로기판시트의 폴리이미드층 저면에도 접착제를 접착한채 상기 접착제 저면에 보강제를 형성할 수 있다. 이때에도 상기 폴리이미드층 저면의 접착제 저면에 역시 구리를 도금하여 보강제를 형성할 수 있다.In addition, the circuit board sheet may have a multi-layer (five-layer) structure of three or more layers. For this purpose, a bond finger, a connection part, and a solder borland, which are circuit patterns of the circuit board sheet, are bonded to the polyimide layer by an adhesive, and the semiconductor A reinforcing agent may be formed on the bottom surface of the adhesive with the adhesive attached to the bottom surface of the polyimide layer of the circuit board sheet located outside the upper circumference of the chip. At this time, the reinforcing agent may be formed by plating copper on the bottom of the adhesive of the bottom of the polyimide layer.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.
도2는 본 발명에 의한 제1실시예로서의 반도체패키지(100)를 도시한 단면도이다.2 is a cross-sectional view showing a semiconductor package 100 as a first embodiment according to the present invention.
도시된 바와 같이 반도체칩(40)의 상면 둘레 부근에는 그 반도체칩(40)내에 형성된 논리소자 또는 기억소자 등으로 신호를 입출력하도록 도전성의 입출력패드(41)가 형성되어 있고, 상기 반도체칩(40)의 상면에는 폴리이미드층(12), 회로패턴 및 커버코오트(16)로 이루어진 회로기판시트(10)가 위치되어 있다.As shown in the figure, a conductive input / output pad 41 is formed near the upper circumference of the semiconductor chip 40 to input and output signals to a logic element or a memory element formed in the semiconductor chip 40. The semiconductor chip 40 The circuit board sheet 10 made of the polyimide layer 12, the circuit pattern and the cover coat 16 is located on the upper surface of the substrate.
상기 회로기판시트(10)를 좀더 자세히 설명하면, 상기 반도체칩(40)의 상면에 그 상면 넓이보다 더 큰 넓이를 갖는 절연성의 폴리이미드층(12)이 위치되어 있되, 상기 반도체칩(40)의 입출력패드(41)와 대응되는 위치의 폴리이미드층(12)은 관통되어 소정의 공간부(17)가 형성되고, 상기 공간부(17)를 중심으로 그 외측의 폴리이미드층(12)에 도전성 금속 바람직하기로는 구리(Cu)로 본드핑거(13), 연결부(14) 및 솔더볼랜드(15)가 각각 대응 형성되어 회로패턴을 형성하고 있으며, 상기 본드핑거(13) 및 솔더볼랜드(15)를 제외한 폴리이미드층(12)의 상면에는 역시 절연성의 커버코오트(16)가 코팅되어 있다.When the circuit board sheet 10 is described in more detail, an insulating polyimide layer 12 having an area larger than that of the upper surface of the semiconductor chip 40 is positioned, and the semiconductor chip 40 The polyimide layer 12 at a position corresponding to the input / output pad 41 of the through is penetrated to form a predetermined space portion 17, and the polyimide layer 12 on the outer side of the space portion 17 is formed. The conductive metal is preferably copper (Cu), the bond finger 13, the connection portion 14 and the solder borland 15 are formed to correspond to each other to form a circuit pattern, the bond finger 13 and the solder borland (15) Except for the upper surface of the polyimide layer 12 is also coated with an insulating cover coat (16).
여기서, 상기 회로패턴중 본드핑거(13) 표면에는 은(Ag), 니켈(Ni), 팔라디움(Pd)을 도금함으로써 차후에 도전성와이어(50)와 본딩력이 강화되도록 하고, 또한 솔더볼랜드(15)에는 니켈(Ni) 및 금(Au)을 도금함으로써 차후에 솔더볼(70)과 결합력이 강화되도록 한다.Here, by bonding silver (Ag), nickel (Ni), and palladium (Pd) on the surface of the bond finger 13 of the circuit pattern, the bonding wire 50 and the bonding force will be strengthened later, and the solder borland 15 may also be used. In the nickel (Ni) and gold (Au) to be plated so as to enhance the bonding force with the solder ball 70 in the future.
한편, 상기 반도체칩(40)의 상면 외주연에 위치하는 폴리이미드층(12) 저면 전체에는 상기 회로기판시트(10)의 확고한 지지 및 휨 현상 등을 방지하기 위해 구리를 두껍게 도금함으로써 소정의 보강제(30) 역할을 하도록 되어 있다.On the other hand, the entire bottom surface of the polyimide layer 12 located on the outer periphery of the upper surface of the semiconductor chip 40 by plating a thick copper to prevent firm support and warpage of the circuit board sheet 10, a predetermined reinforcing agent (30) It is supposed to play a role.
여기서 상기 보강제(30)는 회로패턴 즉, 본드핑거(13), 연결부(14) 및 솔더볼랜드(15) 등을 형성할 때 동시에 형성된다.The reinforcement 30 is formed at the same time when forming a circuit pattern, that is, the bond finger 13, the connection part 14, the solder ball land 15, and the like.
또한 상기 반도체칩(40)의 상면 중앙부와 상기 회로기판시트(10)의 폴리이미드층(12) 사이에는 접착성의 일레스토머(25)가 위치함으로써 상기 회로기판시트(10)가 반도체칩(40) 상면에 강하게 접착되어 있다.In addition, since the adhesive elastomer 25 is positioned between the upper center portion of the semiconductor chip 40 and the polyimide layer 12 of the circuit board sheet 10, the circuit board sheet 10 is a semiconductor chip 40. ) It is strongly adhered to the upper surface.
그리고 상기 회로기판시트(10)의 공간부(17) 내측에서 상기 반도체칩(40)의 입출력패드(41)와 본드핑거(13) 사이에는 도전성와이어(50) 바람직하기로는 골드와이어(Au wire) 또는 알루미늄와이어(Al wire)가 본딩되어 있고, 상기 도전성와이어(50) 및 반도체칩(40)의 입출력패드(41)를 외부 환경으로부터 보호하기 위해 상기 회로기판시트(10)의 공간부(17)에는 봉지재(60)가 충진되어 있다.The conductive wire 50 is preferably disposed between the input / output pad 41 and the bond finger 13 of the semiconductor chip 40 in the space 17 of the circuit board sheet 10. Alternatively, an aluminum wire is bonded, and the space 17 of the circuit board sheet 10 is protected to protect the conductive wire 50 and the input / output pad 41 of the semiconductor chip 40 from the external environment. The encapsulant 60 is filled therein.
여기서 상기 봉지재(60)는 금형을 이용하는 트랜스퍼 몰딩(Transfer molding)용 봉지재(60) 또는 액상봉지재(60)를 이용하며, 단 1회의 봉지 공정으로 그 작업이 완료된다. 또한 상기 봉지재(60)는 회로기판시트(10)의 공간부(17)를 중심으로 양측의 회로기판시트(10)와 반도체칩(40)의 일부영역을 강하게 접착시키는 역활도 한다.Here, the encapsulant 60 uses a transfer molding encapsulant 60 or a liquid encapsulant 60 using a mold, and the operation is completed in only one encapsulation process. In addition, the encapsulant 60 serves to strongly bond the circuit board sheets 10 on both sides and a part of the semiconductor chip 40 with respect to the space 17 of the circuit board sheet 10.
마지막으로 상기 회로기판시트(10)의 솔더볼랜드(15)에는 다수의 솔더볼(70)이 융착되어 있음으로써, 차후 마더보드에 실장되어 반도체칩(40)과 마더보드 사이의 전기적 신호를 전달할 수 있도록 되어 있다.Finally, a plurality of solder balls 70 are fused to the solder ball lands 15 of the circuit board sheet 10 so that the solder balls 70 may be mounted on the motherboard to transfer electrical signals between the semiconductor chip 40 and the motherboard. It is.
이와 같이 하여 상기 반도체패키지는 반도체칩(40) 외주연에 위치하는 회로기판시트(10)의 폴리이미드층(12) 저면에 두껍게 형성된 보강제(30)에 의해, 그 상면의 회로기판시트(10) 및 솔더볼(70)이 확고하게 지지되는 동시에 회로기판시트(10)의 휨 현상을 방지하게 된다. 또한 봉지재(60)가 회로기판시트(10) 및 반도체칩(40)의 일정영역을 접착시키는 역활도 함으로써 상기 회로기판시트(10) 및 솔더볼(70)의 지지력은 더욱 강화된다.In this way, the semiconductor package is formed by the reinforcing agent 30 thickly formed on the bottom surface of the polyimide layer 12 of the circuit board sheet 10 located at the outer circumference of the semiconductor chip 40, and the circuit board sheet 10 on the upper surface thereof. And the solder ball 70 is firmly supported at the same time to prevent the bending phenomenon of the circuit board sheet 10. In addition, the encapsulant 60 plays a role of adhering a predetermined region of the circuit board sheet 10 and the semiconductor chip 40 to further strengthen the support force of the circuit board sheet 10 and the solder ball 70.
이하의 설명에서 본 발명의 반도체패키지 구조는 상기 제1실시예의 반도체패키지(100)와 모두 유사함으로, 그 유사한 부분의 설명은 생략하고 상기 제1실시예와 다른 부분만을 상세히 설명하기로 한다.In the following description, since the semiconductor package structure of the present invention is similar to that of the semiconductor package 100 of the first embodiment, description of the similar parts will be omitted and only the parts different from the first embodiment will be described in detail.
도3은 본 발명의 제2실시예인 반도체패키지(101)를 도시한 단면도로서, 여기서는 상기 구리를 도금하여 형성된 보강제(30)에 비교적 두꺼운 일레스토머(26)를 더 접착시킴으로써 상기 일레스토머(26)가 보강제(30)의 역활을 더욱 보충할 수 있도록 되어 있다. 이때에는 상기 보강제(30)의 두께를 제1실시예에서 보다 약간 얇게 형성하여도 무방하다.3 is a cross-sectional view of a semiconductor package 101 according to a second embodiment of the present invention, in which a relatively thick elastomer 26 is further adhered to the reinforcing agent 30 formed by plating the copper. 26) can further supplement the role of the reinforcing agent (30). At this time, the thickness of the reinforcing agent 30 may be slightly thinner than in the first embodiment.
또한 도4의 제3실시예인 반도체패키지(102)에서와 같이, 보강제(30)를 형성하되, 상기 보강제(30)에는 다수의 미세한 틈(31)을 형성함으로써 그 보강제(30)의 강성을 더욱 보충할수 있도록 되어 있다. 이때 상기 보강제(30)에 형성된 미세한 틈(31)은 에칭(Etching), 레이저(Laser) 및 기계적 스탬핑(Stamping)에 의해 형성할 수 있다.In addition, as in the semiconductor package 102 of the third embodiment of FIG. 4, the reinforcement 30 is formed, and the reinforcement 30 is formed with a plurality of minute gaps 31 to further increase the rigidity of the reinforcement 30. It is to be supplemented. At this time, the minute gap 31 formed in the reinforcing agent 30 may be formed by etching, laser, and mechanical stamping.
필요에 따라서는 도5에 도시한 제4실시예의 반도체패키지(103)에서와 같이 폴리이미드층(12) 저면에 보강제(30)를 형성함과 동시에 그 상면의 외곽 즉, 솔더볼랜드(15)의 외곽부에도 구리를 도금하여 보강제(30)를 형성하고, 그 상면은 커버코오트(16)를 코팅함으로써 보강제(30)의 강성을 증대시킬 수도 있다.If necessary, as in the semiconductor package 103 of the fourth embodiment shown in FIG. 5, the reinforcing agent 30 is formed on the bottom surface of the polyimide layer 12, and the outer surface of the upper surface of the solder ball land 15 is formed. Copper is also plated on the outer portion to form the reinforcement 30, the upper surface of the cover coat 16 may be coated to increase the rigidity of the reinforcement (30).
한편, 솔더볼랜드(15)의 피치(Pitch ; 솔더볼랜드(15)끼리의 거리)는 이미 결정되어 있고, 그 사이로 더 많은 수의 연결부(14)가 들어가야 하는 경우(즉, 회로패턴 밀도가 커야 할 경우)가 있는데, 이때에는 도6의 제5실시예인 반도체패키지(104)에서와 같이 반도체칩(40)의 상면에 위치하는 폴리이미드층(12) 저면에 연결부(14)를 형성하고, 상기 연결부(14)와 본드핑거(13) 및 솔더볼랜드(15)는 비아홀(18)로 연결함으로서 회로패턴 설계상의 어려움을 해결하고, 길이 차이로 인한 인덕턴스(Inductance), 캐패시턴스(Capacitance)와 같은 전기적 성능 문제에 더욱 유연하게 대처할 수 있게 된다.On the other hand, the pitch of the solder bores 15 (the pitch between the solder bores 15) is already determined, and in the case where a larger number of connecting portions 14 must be inserted therebetween (that is, the circuit pattern density must be large). In this case, as shown in the semiconductor package 104 of the fifth embodiment of FIG. 6, the connection part 14 is formed on the bottom surface of the polyimide layer 12 located on the upper surface of the semiconductor chip 40. The 14 and the bond finger 13 and the solder borland 15 are connected to the via holes 18 to solve the circuit pattern design difficulties, and electrical performance problems such as inductance and capacitance due to length differences. You will be more flexible in your response.
또한 도7의 제6실시예인 반도체패키지(105)에서와 같이, 반도체칩(40)의 상면 외주연에 위치하는 폴리이미드층(12)의 저면에도 연결부(14)를 형성하고, 본드핑거(13) 및 솔더볼랜드(15)는 비아홀(18)에 의해 상기 연결부(14)와 연결함으로서 상기와 같은 전기적 성능 문제에 유연하게 대처하고, 또한 회로패턴 밀도를 증가시킬 수 있다. 이때에 보강제(30)는 폴리이미드층(12) 저면에 형성된 연결부(14)의 외곽쪽에 최소한으로 형성한다. 그렇다고 상기 보강제(30)의 강성이 작아지는 것은 아니며, 폴리이미드층(12) 저면에 형성된 연결부(14)가 보강제(30)의 강성을 유지하게 된다.In addition, as in the semiconductor package 105 of the sixth embodiment of FIG. 7, the connecting portion 14 is formed on the bottom surface of the polyimide layer 12 located at the outer circumference of the upper surface of the semiconductor chip 40, and the bond finger 13 is formed. ) And the solder borland 15 can be flexibly coped with the electrical performance problem by increasing the circuit pattern density by connecting the connection portion 14 by the via hole 18. At this time, the reinforcing agent 30 is formed to the minimum on the outer side of the connecting portion 14 formed on the bottom surface of the polyimide layer 12. However, the rigidity of the reinforcement 30 is not reduced, and the connection portion 14 formed on the bottom surface of the polyimide layer 12 maintains the rigidity of the reinforcement 30.
더불어, 상기 반도체칩(40)의 상면 외주연에 위치하는 회로패턴 즉, 솔더볼랜드(15)에 융착되는 솔더볼(70)이 전력 공급용이거나 또는 그라운드용일 경우에는 도8의 제7실시예인 반도체패키지(106)에서와 같이, 상기 본드핑거(13) 및 솔더볼랜드(15)를 비아홀(18)을 이용하여 직접 폴리이미드층(12) 저면의 도전성 보강제(30)에 연결함으로써 전력 공급이나 그라운드용의 공통 영역을 확보함으로써 신호용의 회로패턴 설계를 더욱 용이하게 할 수 있다.In addition, when the circuit pattern located on the outer circumference of the upper surface of the semiconductor chip 40, that is, the solder ball 70 fused to the solder ball land 15 is for supplying power or ground, the semiconductor package according to the seventh embodiment of FIG. As in 106, the bond finger 13 and the solder ball land 15 are connected directly to the conductive reinforcement 30 on the bottom of the polyimide layer 12 using the via holes 18 for power supply or ground. By securing a common area, it is possible to more easily design circuit patterns for signals.
여기서 상기 비아홀(18)을 형성하는 방법은 통상 펀칭(Punching), 드릴링(Drilling), 에칭(Etching), 레이저(Laser) 등을 이용할 수 있으며, 상기 비아홀(18)에는 통상의 무전해 도금이나 전해도금 방법을 이용하여 전기적으로 도통되도록 한다.Here, the via hole 18 may be formed by punching, drilling, etching, laser, or the like, and the via hole 18 may be prepared by conventional electroless plating or electrolysis. It is electrically conductive using a plating method.
한편, 도9a는 본 발명의 제8실시예인 반도체패키지(107)를 도시한 것으로, 회로기판시트(10)에 형성된 공간부(17)가 좁거나 작을 경우에는 그 공간부(17) 외측 즉, 반도체칩(40)상의 외측방향으로 형성된 회로기판시트(10)의 저면인 폴리이미드층(12)도 일레스토머(26)를 이용하여 반도체칩(40)의 가장자리 둘레에 접착시킬 수 있다. 이때 상기 폴리이미드층(12)의 저면에 형성되는 보강제(30)는 상기 일레스토머(26)의 외주연에 형성한다. 이와 같이 함으로써 상기 보강제(30) 외측의 일레스토머(26)는 회로기판시트(10)를 반도체칩(40)의 상면 둘레에 접착 및 지지시키는 동시에 보강제(30)로서의 역활도 하게 된다.FIG. 9A shows a semiconductor package 107 as an eighth embodiment of the present invention. When the space 17 formed in the circuit board sheet 10 is narrow or small, the space 17 is the outside of the space 17. The polyimide layer 12, which is the bottom surface of the circuit board sheet 10 formed on the semiconductor chip 40 in the outward direction, may also be bonded around the edge of the semiconductor chip 40 using the elastomer 26. At this time, the reinforcing agent 30 formed on the bottom surface of the polyimide layer 12 is formed on the outer periphery of the elastomer 26. In this manner, the elastomer 26 outside the reinforcement 30 adheres and supports the circuit board sheet 10 around the upper surface of the semiconductor chip 40 and also serves as the reinforcement 30.
또한 본 발명은 도9b의 제9실시예인 반도체패키지(108)에서와 같이 5층 구조의 회로기판시트(10)를 이용할 수 있다. 이때에는 폴리이미드층(12)상에 회로패턴 즉, 본드핑거(13), 연결부(14), 솔더볼랜드(15)가 접착제(20)에 의해 접착되며, 상기 폴리이미드층(12) 저면에도 역시 접착제(20)가 접착된다. 그리고 상기 반도체칩(40)의 가장자리 둘레와 공간부(17) 외측의 회로기판시트(10) 즉, 폴리이미드층(12) 저면의 접착제(20)에는 일레스토머(26)가 접착됨으로써 회로기판시트(10)가 반도체칩(40)의 가장자리 둘레에 접착되어 있다. 이때에도 마찬가지로 회로기판시트(10)의 최저면에 위치된 접착제(20)에는 구리가 도금되어 보강제(30)가 형성됨으로써 회로기판의 휨현상을 방지하고 솔더볼(70)을 보다 안정적으로 지지하게 된다.In the present invention, as in the semiconductor package 108 of the ninth embodiment of FIG. 9B, a circuit board sheet 10 having a five-layer structure can be used. At this time, the circuit pattern, that is, the bond finger 13, the connection part 14, and the solder borland 15 are bonded to the polyimide layer 12 by the adhesive 20, and also on the bottom surface of the polyimide layer 12. The adhesive 20 is bonded. The elastomer 26 is bonded to the circuit board sheet 10 around the edge of the semiconductor chip 40 and to the outside of the space 17, that is, the adhesive 20 on the bottom surface of the polyimide layer 12. The sheet 10 is bonded around the edge of the semiconductor chip 40. In this case as well, the adhesive 20 located at the lowest surface of the circuit board sheet 10 is plated with copper to form a reinforcing agent 30, thereby preventing bending of the circuit board and supporting the solder ball 70 more stably.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주와 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.
이와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 5층 또는 3층 구조의 회로기판시트를 구비하고 그 표면이나 내층에 회로패턴 형성과 동시에 구리를 도금하여 보강제 역할을 하도록 함으로써 별도의 보강제 부착 공정없이도 회로기판시트의 휨 현상을 용이하게 방지할 수 있는 효과가 있다.As described above, according to the semiconductor package according to the present invention, a circuit board sheet having a 5-layer or 3-layer structure is provided, and the surface or the inner layer is formed with a circuit pattern and plated copper to act as a reinforcing agent, without a separate reinforcing agent attaching process. The warpage phenomenon of the circuit board sheet can be easily prevented.
또한 회로기판시트의 폴리이미드층 상면 뿐만 아니라 그 저면에도 회로패턴 예를 들면 연결부 등을 형성함으로써 회로패턴 밀도를 증가시켜 필요한 입출력단자수를 증가시킬 수 있고, 또한 전기적 성능 문제에 유연하게 대처할 수 있는 효과가 있다.In addition, by forming a circuit pattern, for example, a connection part, not only on the upper surface of the polyimide layer but also on the bottom surface of the circuit board sheet, the circuit pattern density can be increased to increase the required number of input / output terminals and can flexibly cope with electrical performance problems. It works.
또한 전력 공급용이나 그라운드용의 공통영역을 도전성의 보강제에 형성함으로써 신호용 회로패턴을 더욱 더 확보할 수 있는 효과가 있다.In addition, by forming a common area for power supply or ground in the conductive reinforcing agent, there is an effect that can further secure the signal circuit pattern.
도1은 종래 반도체패키지를 도시한 부분 단면 사시도이다.1 is a partial cross-sectional perspective view showing a conventional semiconductor package.
도2는 본 발명의 제1실시예로서의 반도체패키지를 도시한 단면도이다.2 is a cross-sectional view showing a semiconductor package as a first embodiment of the present invention.
도3은 본 발명의 제2실시예로서의 반도체패키지를 도시한 단면도이다.3 is a cross-sectional view showing a semiconductor package as a second embodiment of the present invention.
도4는 본 발명의 제3실시예로서의 반도체패키지를 도시한 단면도이다.4 is a cross-sectional view showing a semiconductor package as a third embodiment of the present invention.
도5는 본 발명의 제4실시예로서의 반도체패키지를 도시한 단면도이다.Fig. 5 is a sectional view showing a semiconductor package as a fourth embodiment of the present invention.
도6은 본 발명의 제5실시예로서의 반도체패키지를 도시한 단면도이다.6 is a cross-sectional view showing a semiconductor package as a fifth embodiment of the present invention.
도7은 본 발명의 제6실시예로서의 반도체패키지를 도시한 단면도이다.Fig. 7 is a sectional view showing a semiconductor package as a sixth embodiment of the present invention.
도8은 본 발명의 제7실시예로서의 반도체패키지를 도시한 단면도이다.Fig. 8 is a sectional view showing a semiconductor package as a seventh embodiment of the present invention.
도9a 및 도9b는 본 발명의 제8,9실시예로서의 반도체패키지를 도시한 단면도이다.9A and 9B are sectional views showing the semiconductor package as the eighth and ninth embodiments of the present invention.
- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-
100,101,102,103,104,105,106,107,108 ; 본 발명에 의한 반도체패키지100,101,102,103,104,105,106,107,108; Semiconductor package according to the present invention
100' ; 종래의 반도체패키지 10 ; 회로기판시트100 '; Conventional semiconductor package 10; Circuit board sheet
12 ; 폴리이미드층(Polyimide layer) 13 ; 본드핑거(Bond finger)12; Polyimide layer 13; Bond finger
14 ; 연결부14; Connection
15 ; 솔더볼랜드(Solder ball land) 16 ; 커버코오트(Cover coat)15; Solder ball land 16; Cover coat
17 ; 회로기판시트의 공간부 18 ; 비아홀(Via hole))17; A space portion 18 of the circuit board sheet; Via hole
20 ; 접착제 25,26 ; 일레스토머20; Adhesive 25,26; Elastomer
30 ; 보강제 31 ; 틈30; Adjuvant 31; aperture
40 ; 반도체칩 41 ; 입출력패드40; Semiconductor chip 41; I / O pad
50 ; 도전성와이어(Conductive wire) 60 ; 봉지재50; Conductive wire 60; Encapsulant
70 ; 솔더볼70; Solder ball
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0046568A KR100478208B1 (en) | 1998-10-31 | 1998-10-31 | Semiconductor Package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0046568A KR100478208B1 (en) | 1998-10-31 | 1998-10-31 | Semiconductor Package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000028363A KR20000028363A (en) | 2000-05-25 |
| KR100478208B1 true KR100478208B1 (en) | 2005-08-24 |
Family
ID=19556723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0046568A KR100478208B1 (en) | 1998-10-31 | 1998-10-31 | Semiconductor Package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100478208B1 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10107172A (en) * | 1996-09-30 | 1998-04-24 | Hitachi Ltd | Wiring substrate and semiconductor device using it |
-
1998
- 1998-10-31 KR KR10-1998-0046568A patent/KR100478208B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10107172A (en) * | 1996-09-30 | 1998-04-24 | Hitachi Ltd | Wiring substrate and semiconductor device using it |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000028363A (en) | 2000-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130307 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140306 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150306 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20160311 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20170306 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20180309 Year of fee payment: 14 |
|
| EXPY | Expiration of term |