KR20020071574A - 실리콘 이중막 전력 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 SOI LDMOSFET의 매몰층 옥사이드의 일부를 화학적으로 식각한 후 다시 옥사이드를 채움으로서 진공층을 매몰층의 일부 혹은 전부로 사용하여, 매몰 진공층으로 인해 수직전계와 수평전계가 종래의 구조에 비해 낮아져 항복전압이 증가하게 한다.

Description

실리콘 이중막 전력 트랜지스터 및 그 제조 방법{SOI POWER TRANSISTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 고전압 고전류를 제어하는 장치에 사용되는 전력 트랜지스터에 관한 것으로 특히 개선된 전기적 특성을 가지는 수평형 SOI(Silicon On Insulator) 전력 트랜지스터인 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)에 관한 것이다.
최근, 전력 트랜지스터를 신호처리 디지털 혹은 아날로그 소자와 같이 집적하는 연구가 진행되고 있다. 집적의 용이성으로 인해 수직형보다는 수평형 소자가 주로 연구되며, 절연의 용이성과 특성의 우수성으로 인하여 JI(Junction Isolation) 구조가 아닌 SOI(Silicon On Insulator)를 이용한 DI(Dielectric Isolation) 구조가 많은 주목을 받고 있다.
이러한 전력 IC(Integrated Circuit) 응용을 위한 SOI 구조를 이용한 DI 구조의 장점에 대해서는 간행물 "1992 IEEE IEDM Tech. Digest(p.229-232)"에서 나카가와외 다수(Akio Nakagawa, Norio Yasuhara, Ichiro Omura, Yoshihiro Yamaguchi, Tsunco Ogura and Tomoko Matsudai)에 의해 발표된 제목 "Prospects of high voltage power ICs on thin SOI" 하에 개시된 바를 예로 들 수 있으며, 또한 "1991 IEEE 3rd International Symposium On Power Semiconductor devices andICs(p,16~21)"에서 나카가와(Akio Nakagawa)에 발표된 제목 "Impact of Dielectric Isolation Technology On Power ICs"하에 개시된 바를 예로 들 수 있다.
SOI 구조 위에 성능 좋은 수평형(Lateral) 트랜지스터를 구현하려는 연구가 진행되고 있는데, 이 중 수십에서 수백 볼트급의 항복 전압을 갖는 전력 IC 응용에서는 MOSFET이 여타 트랜지스터에 비해 특성이 우수하여 주 연구 대상이 되고 있다. 상기 수십에서 수백 볼트급 응용에서 MOSFET이 여타의 소자에 비해 갖는 특성의 우수성에 대한 기술은 "Semiconductor Power devices(John Wiley & Sons, New York 1977, K. Gandhi)"에 개시된 바를 예로 들 수 있다.
도 1에는 종래의 일반적인 SOI LDMOSFET(Lateral Double Diffused MOSFET)의 단면도가 나타나 있다. 도 1을 참조하면, SOI LDMOSFET에서, 기판 전극(15)과 소스(Source) 전극(41)을 접지하고, 드레인 (Drain) 전극(43)에 양(+)의 전압을 인가할 때, 게이트 (Gate) 전극(42)에 문턱 전압(Threshold Voltage) 이상을 인가하면 채널 (Channel)이 형성되어 전류가 도통하게 되고 이 상태를 온상태(On-state)라고 한다. 한편 상기한 온상태 조건에서 게이트 전극(42)만을 접지한 상태인 오프 상태(Off-state)에서는 소자가 전류를 도통 시키지 않고 고압을 견딘다.
이러한 SOI LDMOSFET의 동작 원리와 동작 상태에 대한 기술로는 "Power Semiconductor Devices(PWS publishing Company, 1996, B. J. Baliga)"에 개시된 바를 예로 들 수 있다.
SOI LDMOSFET 소자의 성능을 나타내는 대표적인 파라메타(Parameter)로 항복전압(Breakdown Voltage)과 순??향 저항(On-resistance) 및 동작 속도(SwitchingSpeed) 등이 있다. 동작 속도는 MOSFET에서 그 특성이 비슷하므로 항복 전압과 순방향 저항의 트레이드 오프(Trade Off) 특성을 개선하려는 노력이 있어 왔다.
항복 전압을 결정하는 주요한 요인은 매몰 산화층(20)의 두께와 N-드리프트(drift) 영역(30)의 두께, 길이(L), 불순물 농도 등이다. 그런데, 항복 전압이RESURF(REduced SURface electric Field) 조건에서 발생하느냐 그렇지 않으냐에 따라 항복 전압과 전술한 변수와의 관계가 달라진다. 한편 순방향 저항은 주로 N-드리프트 영역(30)의 길이(L)와 불순물 농도에 영향을 받는다.
SOI LDMOSFET의 항복 전압을 RESURF 조건에 따라 설계하면 다음과 같은 이점을 지닌다. N-드리프트 영역(30)의 두께가 얇으므로 참호(trench) 에칭과 필링 (Filling)이 쉬우므로 절연(Isolation)이 용이해 지고 비교적 높은 항복 전압을 얻을 수 있다. 그리고, N-드리프트 영역(30)의 불순물 농도가 RESURF 조건이 아닌 경우에 비해 높으므로 항복 전압이 같을 때 순방향 저항이 작아진다. 따라서, 근래에 RESURF 개념을 적용한 SOI LDMOSFET에 관한 연구가 주로 이루어지고 있다.
이러한 RESURF 조건에 따른 항복 전압 설계에 관해서는 애펠즈외 다수(J.A. Appels, H. M. J)에 의해 간행물 "1979 IEEE IEDM Tech. Digest(p.238-241)"에 발표된 제목 "High Voltage Thin Layer Devices(RESURF DEVICES)"에 개시된 바를 예로 들 수 있으며, SOI 구조에서 RESURF 조건에 따른 항복 전압 설계에 대해서는 후앙외 다수(Y.S. Huang, B. J. Baliga)에 의해 간행물 "1991 IEEE 3rd International Symposium On Power Semiconductor devices and ICs(p.27~30)"에 발표된 제목 "Extension of RESURF Principle to Dielectrically Isolated PowerDevices"에 개시된 바를 예로 들 수 있다. 그리고, SOI LDMOSFET을 RESURF 조건에 따라 설계할 때의 장점에 대해서는 상기 "Prospects of high voltage power ICs on thin SOI"에 개시된 바를 예로 들 수 있다.
SOI RESURF LDMOSFET에서 전계의 극대치는 일반적인 경우 P 바디(32)와 N-드리프트(30) 경계 영역과, N-드리프트(30)와 N 드레인(33) 경계 영역 2 군데에서 나타난다. 항복전압을 최대화하기 위한 노력들은 모두 전계의 극대치를 낮추고 전계 분포를 보다 평탄하게 하기 위한 노력으로 설명된다.
MOSFET에서 항복 전압과 순방향 저항이 트레이드 오프 관계(즉, 한 쪽의 희생 없이 다른 쪽의 특성이 개선될 수 없는 관계)에 있음은 잘 알려진 사실이다. 따라서, SOI LDMOSFET 설계에 있어서도 항복 전압과 순방향 저항의 트레이드 오프 관계를 개선하려는 노력이 있어왔다.
MOSFET에서 항복 전압과 순방향 저항과의 관계와 이를 개선함으로서 얻는 이득에 관해서는 상기 "Semiconductor Power devices(John Wiley & Sons, New York 1977)"과, "Power Semiconductor Devices(PWS publishing Company, 1996)"에 개시된 바를 예로 들 수 있다.
SOI LDMOSFET의 특성을 개선하기 위한 대표적인 예로 SIPOS(Semi-Insulating Poly Silicon layer)를 이용한 구조, 매몰 산화층을 계단형으로 한 구조 및 N-드리프트 영역의 불순물 농도를 선형적으로 한 구조 등이 있다.
도 2에는 SIPOS 구조를 이용한 SOI LDMOSFET의 단면도가 나타나 있다. SIPOS 층(44)에 의하여 N-드리프트 영역(30)에서의 수평전계 분포가 평평해져 항복전압이 높아진다. SIPOS 층(44)은 산소 혹은 질소 분위기(ambient)에서 폴리 실리콘을 증착하면 만들 수 있으며, 비저항은 1010 ohm-cm 정도의 값을 갖는다. 그런데, 이러한 SIPOS 층(44)은 제조 공정이 까다롭다는 단점을 지닌다.
SIPOS 층(44)에 의한 항복 전압 증가에 관해서는 마츠다이외 다수(T. Matsudai, A. Nakagawa)에 의해 간행물 "1992 IEEE 4th International Symposium On Power Semiconductor devices and ICs(p.272~277)"에 발표된 제목 "Simulation of a 700V high-voltage device structure on a thin SOI substrate bias effect on SOI devices"에 개시된 바를 들 수 있으며, SIPOS 공정에 관해서는 마추시타외 다수(T. Matsushita, T. Aoki, T. Ohtsu, H. Yamato, H. Hayashi, M. Okayama, Y. Kawana)에 의해 간행물 "IEEE Trans. Electron Devices(Vol. ED-23, pp. 826-830, 1976)"에 발표된 제목 "Highly reliable high voltage transistors by use of the SIPOS process" 및 상기 "Power Semiconductor Devices(PWS publishing Company, 1996)에 개시된 바를 들 수 있다.
도 3에는 매몰 산화층의 형태가 계단형인 SOI LDMOSFET의 단면도가 나타나 있다. 실리콘 층의 도핑 농도가 선형적으로 증가하면, 또는 매몰 산화층의 두께가 선형적으로 증가하면 평탄한 전계를 얻을 수 있음이 알려져 있다. 도 3에 도시된 바와 같이, 매몰 산화층(50)을 계단형으로 한 구조는 매몰 드레인 전극(43) 하부에 있는 매몰 산화층(50a)이 소스 전극(41) 하부의 매몰 산화층(50b)보다 두꺼운 구조로 매몰 산화층에 더 많은 전압을 걸리게 하여 항복 전압을 높이도록 한다. 그런데, 이러한 구조는 제작하기가 매우 어려워 실제 제작된 소자가 발표된 예가 없다.
상기 매몰 산화층(50)이 계단형으로 된 구조가 항복 전압에 미치는 영향에 대한 기술로는 김일중외 다수(I. J. Kim, S. matsumoto, T. Sakai, and T. Yachi)에 의해 간행물 "IEEE Electron Device Letter(Vol. 15, No. 5, May, 1996)"에 발표된 제목 "Breakdown Voltage Improvement for Thin-Film SOI Power MOSFETs by a Buried Oxide Step Structure"를 예로 들 수 있다.
한편, 도 1에 도시된 바와 같은 구조에서 N-드리프트 영역(30)의 불순물 농도를 선형적으로 하면 항복전압이 높아짐이 알려져 있다. 불순물의 농도가 선형적인 형태를 가지면 N-드리프트 영역(30)이 공핍(Depleted)되면서 수평전계가 평평해지면서 항복 전압이 증가한다. 이 방법은 추가 마스크(Mask) 없이 제작 가능하다는 장점을 지니는 반면에 오랜 시간동안의 고온 공정(확산)이 요구된다는 단점을 지닌다.
상기 N-드리프트 영역(30)의 불순물 농도를 선형적으로 한 구조의 장점과 구현에 대해서는 머천트외 다수(S. Merchant, E. Anold, S. Mukherjee, H. Pein, R. Pinker)에 의해 간행물 "1991 IEEE 3rd International Symposium On Power Semiconductor devices and ICs(p.31~35)"에 발표된 제목 "Realization of high breakdown voltage (>700V) in thin SOI devices" 및 셍동장외 다수(Shengdong Zang, Jinny K. Sin, M. L. Lai, Ping K. Ko)에 의해 간행물 "IEEE Trans. Electron Devices(Vol. 46, NO. 5, May 1999, pp. 1036-1041)"에 발표된 제목 "Numerical Modeling of Linear Doping Profiles for High-Voltage Thin-Film SOI Devices"에 개시된 바를 예로 들 수 있다.
따라서 본 발명의 목적은 항복 전압과 순방향 전압 강하의 트레이드 오프 특성이 개선된 SOI 전력 트랜지스터 및 그 제조 방법을 제공함에 있다.
상기한 목적을 달성하기 위하여 본 발명은 SOI LDMOSFET의 매몰층 옥사이드의 일부를 화학적으로 식각한 후 다시 옥사이드를 채움으로서 진공층을 매몰층의 일부 혹은 전부로 사용함을 특징으로 한다.
도 1은 일반적인 SOI(Silicon On Insulator) LDMOSFET(Lateral Double Diffused MOSFET)의 단면도
도 2는 종래의 SIPOS(Semi-Insulating Poly Silicon layer) 구조를 이용한 SOI LDMOSFET의 일 단면도
도 3은 매몰 산화층의 형태가 계단형인 SOI LDMOSFET의 단면도
도 4는 본 발명의 일 실시예에 따른 진공층을 매몰층의 일부로 사용한 SOI LDMOSFET의 구조 단면도
도 5는 본 발명의 일 실시예에 따른 진공층을 매몰층으로 사용한 SOI LDMOSFET의 구조 단면도
도 6은 본 발명의 일 실시예에 따른 진공층을 매몰층의 일부로 사용한 SOI LDMOSFET의 공정 순서도
도 7a, 7b는 SOI LDMOSFET의 종래의 구조와 본 발명의 특징에 따른 매몰층의 일부를 진공층으로 대체한 구조의 수평전계 분포도
도 8a, 8b는 SOI LDMOSFET의 종래의 구조와 본 발명의 특징에 따른 매몰층의 일부를 진공층으로 대체한 경우의 드레인 접합 부근에서 수직전계 분포도
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명에서는 구체적인 구성 소자 등과 같은 특정 사항들이 나타나고 있는데 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들이 본 발명의 범위 내에서 소정의 변형이나 혹은 변경이 이루어질 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다. 또한 하기의 설명에서 동일한 구성 요소에 대해서는 동일한 참조 부호를 부여하였음을 유의하여야 한다.
RESURF 조건에 따라 설계된 SOI LDMOSFET에서 수평전계의 극대치는 종래 기술에 따른 도 1의 구조를 참조하면 P 바디(32) 와 N-드리프트 영역(30)의 경계와 N-드리프트 영역(30)과 드레인 접합(33)의 경계 영역 2군데에서 나타난다. 그리고, 수직전계의 극대치는 드레인 접합 부근에서 N-드리프트 영역(30)과 매몰산화층(20)의 경계에서 나타난다.
항복전압을 최대화하기 위해서는 드레인 접합 부근의 수직전계를 낮추고, 수평전계 분포를 평평하게 (flat) 하기 위한 노력이 필요하다. 앞에서 예를 든 SOI LDMOSFET의 특성을 개선하기 위한 노력들은 모두 이와 같은 맥락에서 이해될 수 있다. SIPOS층을 사용한 구조와 N-드리프트 영역의 불순물의 농도를 선형적으로 한 구조는 수평방향의 전계를 평평하게 하기 위한 노력의 일환이고 매몰 산화층의 구조를 계단형으로 한 구조는 수직방향의 전계를 줄이기 위함이다.
본 발명은 수직방향의 전계를 줄이기 위해 매몰 산화층의 일부를 화학적으로 식각하여 매몰 산화층의 일부를 제거한 후 옥사이드를 다시 증착하여 진공영역을 매몰 산화층의 일부 또는 전부로 사용한다.
진공층을 매몰층으로 사용하면 진공층의 유전율이 옥사이드에 비해 1/4로 작으므로 진공층을 진공층의 두께보다 4배 두꺼운 옥사이드 층으로 생각할 수 있다. 따라서, 드레인 접합 부근의 수직방향의 전계가 낮아져서 항복전압이 수직방향의 전계의 극대값의 영향을 받는 경우 항복전압이 증가한다. 도 1에 도시된 종래 기술에서 매몰 산화층(20)의 두께를 4배 두껍게 하면 매몰 진공층과 같은 효과를 얻을 수 있지만 열산화 방법으로 2um 이상을 증착하기 위해서는 고온에서 장시간의 공정이 필요하므로, 본 발명과 같은 매몰 진공층을 사용하는 것이 보다 생산적이다.
그리고 상기 도 3에 도시된 바와 같은 매몰 산화층(50)을 계단형으로 한 구조는 본 발명과 같이 진공층을 사용하는 경우에 비해 제작하기가 어려운 단점을 지니고 있다. 따라서, 본 발명과 같이 SOI LDMOSFET에서 수직전계의 극대치를 줄이는방법으로 진공층을 매몰층의 일부 혹은 전부로 사용하는 방법이 유용할 수 있다.
상기 머천트외 다수(S. Merchant, E. Anold, S. Mukherjee, H. Pein, R. Pinker)에 의해 발표된 제목 "Realization of high breakdown voltage (>700V) in thin SOI devices"에는 산화막의 두께가 두꺼워지면 항복전압이 높아지는 결과를 개시하고 있다. 이러한 결과에 비추어 볼 때 본 발명의 진공층은 기존 산화막보다 4배 두꺼운 산화막으로 간주할 수 있으므로, 종래와 비교하여 항복전압이 증가한다.
도 5에 도시된 바와 같이, SOI LDMOSFET에서 매몰 산화층 전부를 진공층이 대체한 경우에 있어서 항복전압이 증가하는 사실에 대해서는
도 4에는 본 발명의 일 실시예에 따른 진공층을 매몰층의 일부로 사용한 SOI LDMOSFET의 구조가 개시되며, 도 5에는 진공층을 매몰층으로 사용한 SOI LDMOSFET의 구조가 나타나 있다. 도 4를 참조하면, 본 발명에 따른 SOI LDMOSFET는 종래와 마찬가지로, 소스 전극(41), 드레인 전극(43) 및 게이트 전극(42), P바디(32) 및 N-드리프트 영역(30) 등을 포함하여 구성된다. 이때, 상기 P바디(32) 및 N-드리프트 영역(30)의 하부에 형성되는 매몰층은 그 일부에 진공층이 형성된다. 이때 매몰층은 진공층으로 형성되는 매몰 진공층(61)과 산화층으로 형성되는 매몰 산화층(62)으로 구성되는 것으로 볼 수 있다. 즉 도 4에 도시된 바와 같이, 소스 전극(41) 하부에는 매몰 산화층(62)이 형성되나 드레인 전극(43) 하부에 매몰 진공층(61)이 형성됨을 볼 수 있다. 이는 도 1에 도시된 바와 같은 종래의 매몰산화층(20)에서 드레인 전극(43)의 하부에 있는 부분이 상기 도 4에 도시된 바와 같은 매몰 진공층(61)으로 대체된 것으로도 볼 수 있다.
도 4에 도시된 바와 같이, 매몰층의 일부를 진공으로 사용하면 그렇지 않은 일반적인 경우에 비해 전계의 극대치가 진공과 옥사이드 경계 부근에 또 하나 발생한다. 따라서, 이 극대값에 의해서 다른 극대 전계값들이 낮아져서 그만큼 항복전압이 증가한다. 즉, 이는 진공과 옥사이드의 상대적 유전율의 차이에 의한 캐패시턴스의 변화와 이로 인한 전계 분포의 변화로 설명될 수 있다.
도 6은 본 발명의 일 실시예에 따른 진공층을 매몰층의 일부로 사용한 SOI LDMOSFET의 공정 순서도이다. 도 6을 참조하면, 먼저 도 6의 (a)에 도시된 바와 같은 SDB(Silicon Directed Bonded) SOI 웨이퍼에서 도 6의 (b)에 도시된 바와 같이 산화층(Oxide)을 마스크하여 SOI 층 가장자리의 일부분을 매몰층이 드러나도록 식각을 행한다. 이후 (c)에 도시된 바와 같이 상기 드러난 부분을 통해 매몰 산화층(Buried Oxide)을 습식 식각(wet etch)하여 매몰 산화층의 일부를 제거하며, 이후 (d)에 도시한 바와 같이, 상기 SOI 층의 식각된 부분에 산화층을 다시 증착하여 진공층(Air Gap)을 형성하게 된다.
이와 같이, SOI LDMOSFET에서 매몰층의 일부를 진공층으로 대체한 경우 소자의 특성 검증을 위해 MEDICI(MEDICI two dimensional device simulation program users manual, AVANT. 1999)로 수치모사를 수행하였다. 하기 표 1에 수치모사에 사용된 소자 설계 변수를 나타내었다.
소자변수 수치
표면농도 N+소스/드레인P바디 1 x 1020cm-33 x 1017cm-3
N-드리프트 층의 불순물 농도N-드리프트 층의 두께N-드리프트 층의 길이매몰 산화층의 두께기판농도 5 x 1015cm-32 um30 um1.5 um1 x 1017cm-3
상기된 MEDICI 소자 시뮬레이션에 사용된 소자 변수들에 대한 시뮬레이션 결과를 종래와 비교하여 이하 도 7 및 도 8을 참조하여 설명한다.
도 7a, 7b에는 종래의 구조와 본 발명에 따라 매몰층의 일부를 진공층으로 대체한 구조의 수평전계 분포를 나타내었다. 도 7a는 도 1에 도시된 바와 같은 종래의 구조에 대한 수평전계 분포를 나타내며, 도 7b는 본 발명의 구조에 대한 수평전계 분포를 나타낸다. 도 7a, 7b에서 가로축은 N-드리프트 영역(30)의 가로 위치를, 세로축은 수평전계를 나타낸다. 도 7a, 7b에서 알 수 있듯이 본 발명에 따라 매몰층의 일부를 진공층으로 사용한 경우에 있어서 같은 드레인 전압이 인가되었을 때 N-드리프트 영역(30)과 드레인 접합(33)의 경계 영역에서의 전계 극대치가 종래의 구조에 비해 낮아졌음을 알 수 있다. 이는 매몰 진공층과 산화층의 경계에 새로운 전계 극대치가 발생했기 때문이다.
도 8a, 8b에는 종래의 구조와 매몰층의 일부를 진공층으로 대체한 경우의 드레인 접합 부근에서 수직전계 분포를 나타내었다. 도 8a는 도 1에 도시된 바와 같은 종래의 구조에 따른 경우를 나타내며, 도 8b는 본 발명의 구조에 따른 경우를 나타낸다. 도 8a, 8b에서 가로축인 드레인 접합 부근에서의 N-드리프트 영역(30)의 수직 위치를 나타내고, 세로축은 수직전계를 나타낸다. 도 8a, 8b에서 알수 있듯이 본 발명에 따라 매몰층의 일부를 진공층으로 사용한 경우에 있어서 같은 드레인 전압이 인가되었을 때 N-드리프트 영역(30)과 매몰 산화층(20)의 경계에서의 수직전계가 작아졌음을 알 수 있다. 이는 전술한 바와 같이 매몰 진공층의 유전율이 산화층에 비해 1/4의 값을 갖기 때문이다.
이상의 MEDICI를 이용한 수치모사 결과에서 매몰층의 일부를 진공층으로 대체한 SOI LDMOSFET의 경우 수평전계와 수직전계의 극대값이 종래의 구조에 비해 낮아져 항복전압이 증가함을 알 수 있다.
상기와 같은 구성에 의해 본 발명의 특징에 따른 SOI LDMOSFET이 구성될 수 있으며, 상기한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나 여러 가지 변형이 본 발명의 범위를 벗어나지 않고 실시될 수 있다. 따라서 본 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 청구범위와 청구범위의 균등한 것에 의하여 정하여져야 할 것이다.
상기한 바와 같이 본 발명은 SOI LDMOSFET의 매몰층 옥사이드의 일부를 화학적으로 식각한 후 다시 옥사이드를 채움으로서 진공층을 매몰층의 일부 혹은 전부로 사용하여, 매몰 진공층으로 인해 수직전계와 수평전계가 종래의 구조에 비해 낮아져 항복전압이 증가하게 되므로, 항복 전압과 순방향 전압 강하의 트레이드 오프 특성이 개선될 수 있다.

Claims (6)

  1. 실리콘 이중막 전력 트랜지스터에 있어서,
    소스 전극, 드레인 전극 및 게이트 전극과,
    상기 전극의 하부에 형성되는 P바디 및 N-드리프트 영역과,
    상기 P바디 및 N-드리프트 영역의 하부에 형성되며, 미리 설정된 부위에 진공층이 형성되는 매몰층을 포함하여 구성함을 특징으로 하는 전력 트랜지스터.
  2. 제1항에 있어서, 상기 매몰층의 상기 진공층은 상기 매몰층의 전체에 형성됨을 특징으로 하는 전력 트랜지스터.
  3. 제1항에 있어서, 상기 매몰층은
    상기 소스 전극 하부에 형성되는 매몰 산화층과,
    상기 드레인 전극 하부에 형성되는 매몰 진공층으로 구성함을 특징으로 하는 전력 트랜지스터.
  4. 실리콘 이중막 전력 트랜지스터의 제조 방법에 있어서,
    SOI(Silicon On Insulator) 웨이퍼에서 SOI 층의 미리 설정된 부분을 매몰층이 드러나도록 식각하는 과정과,
    상기 드러난 부분을 통해 매몰 산화층을 식각하여 매몰 산화층의 미리 설정된 부분을 제거하는 과정과,
    상기 SOI 층의 식각된 부분에 산화층을 다시 증착하여 상기 매몰 산화층의 상기 제거된 부분이 진공층을 형성토록 하는 과정을 포함하여 이루어짐을 특징으로 하는 전력 트랜지스터 제조 방법.
  5. 제4항에 있어서, 상기 매몰 산화층을 식각하여 매몰 산화층의 미리 설정된 부분을 제거하는 과정은 상기 매몰 산화층의 전체 부분을 제거함을 특징으로 하는 전력 트랜지스터 제조 방법.
  6. 제4항에 있어서, 상기 매몰 산화층의 식각은 습식 식각임을 특징으로 하는 트랜지스터 제조 방법.
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