KR20020069477A - 박막 저항의 시트 저항값 제어 방법 - Google Patents

박막 저항의 시트 저항값 제어 방법 Download PDF

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Abstract

본 발명은 박막 저항의 시트 저항값을 제어하는 방법이다. 상기 시트 저항값은, 기판 상에 증착될 박막 저항 물질의 시트 저항값에 대한 원하는 최종 값을 결정하는 단계와, 목표 시트 저항값을 제 1 규정 허용 오차 이내로 달성할 정도로 충분히 일관되는 증착 공정을 사용하여 상기 저항 물질을 상기 기판 상에 증착하는 단계로서, 상기 저항 물질은 원하는 최종 값에서 상기 제 1 규정 허용 오차를 뺀 것과 동일한 목표 시트 저항값을 달성하도록 증착되는, 저항 물질을 증착하는 단계와, 제 2 규정 허용 오차가 제 1 규정 허용 오차 미만인 제거 단계에 특유한 제 2 규정 허용 오차 이내의 원하는 최종 값으로 시트 저항값을 상승시키도록 에칭 또는 이온 충돌에 의해 증착된 박막 저항 물질의 표면으로부터 소량의 물질을 제거하는 단계에 의해 엄격한 허용 오차 이내로 저렴한 비용으로 제어될 수 있다.

Description

박막 저항의 시트 저항값 제어 방법{METHOD FOR CONTROLLING THE SHEET RESISTANCE OF THIN FILM RESISTORS}
본 발명은 더 엄격한 시트 저항값(sheet resistance) 규격에 맞추어 박막 저항(thin resistor)을 제조하는 방법에 관한 것이다.
박막 저항은, 대부분의 GaAs 및 InP 디바이스 및 집적 회로 제조 공정, 박막 기판 제작시, 및 몇몇 Si 공정에 사용된다. 박막 저항 제조시 각별히 조심해서 이러한 저항의 시트 저항값이 ±10%로 제어될 수 있을지라도, 일반적으로 저항의 시트 저항값은 ±15%의 규정 허용 오차를 갖는다. 그러나, 많은 집적 회로 설계에 대해, 시트 저항값을 훨씬 더 엄격한 허용 오차로 제어할 수 있다는 커다란 장점을 갖는다. 이는, 임피던스 매칭 회로에서 저항 값이 잘 제어될 필요가 있는 매우 고속의 집적 회로에 특히 들어맞는다.
저항의 시트 저항값의 엄격한 제어를 달성하는 한가지 방법은, 박막을 벗겨내어 이것을 다시 증착함으로써 원하는 시트 저항값을 갖지 않는 임의의 박막을 재처리하는 것이다. 그러나, 그러한 절차는 본질적으로 박막 저항을 처리하는데 비용이 두 배가 든다. 그러므로, 박막 저항의 시트 저항값을 박막 저항의 목표값의 엄격한 허용 오차 이내로 저렴한 비용으로 제어할 필요가 있다.
본 발명은 이러한 필요성을 다룬다. 더 구체적으로, 본 발명의 개시된 방법은, 최소의 추가 처리 비용으로 박막 저항의 허용 오차를 ±3% 이내 또는 더 양호하게 향상시킨다. 이 때문에, 박막 저항의 시트 저항값을 제어하기 위한 개시된 방법은, 기판 상에 증착될 박막 저항 물질의 시트 저항값에 대한 원하는 최종 값을 결정하는 단계를 포함한다. 박막 저항 물질은, 증착된 박막 저항 물질에 대한 목표 시트 저항값을 제 1 규정 허용 오차 이내로 달성할 정도로 충분히 일관되는 증착 공정을 사용하여 기판 상에 증착된다. 박막 저항 물질은, 원하는 최종 값에서 제 1 규정 허용 오차를 뺀 것과 동일한 목표 시트 저항값을 달성하기 위해 증착 공정에 의해 증착된다. 그 다음에, 시트 저항값을 에칭(etching) 또는 이온 충돌(ion bombardment) 공정에 특유한 제 2 규정 허용 오차 이내의 원하는 최종 값으로 상승시키기 위한 에칭 또는 이온 충돌 공정에 의해, 증착된 박막 저항 물질의 표면으로부터 소량의 물질이 제거되는데, 여기서 제 2 규정 허용 오차는 제 1 규정 허용 오차 미만이다. 바람직한 실시예에 사용된 에칭 공정은, 아르곤 스푸터(argon sputter) 에칭에 의해 증착된 박막 저항의 표면에서 물질을 균일하게 제거한다.
개시된 바람직한 실시예에 따라, 상기 방법은, 박막 저항 증착 이후에, 증착된 박막 저항 물질의 시트 저항값을 측정 또는 계산에 의해 측정하는 단계와, 증착된 박막 저항 물질의 두께를 결정하는 단계와, 시트 저항값을 원하는 최종 값으로 상승시키기 위해 제거될 필요가 있는 증착된 박막 저항 물질의 두께를 계산하는 단계와, 제거 공정 동안 측정된 제거율(removal rate)에 기초하여 제거될 필요가 있는 계산된 두께를 제거하기 위한 제거 공정을 수행할 시간을 계산하는 단계를 추가로 포함한다. 더욱이, 상기 방법은, 기판 상의 박막 저항 물질로부터 박막 저항을 패터닝(patterning)하는 단계를 포함한다. 패터닝은, 시트 저항값이 원하는 최종값으로 상승되기 전 또는 그 후에 수행될 수 있다. 본 발명은, 최소 추가 처리 비용으로 중요한 집적 회로 설계 상의 박막 저항의 시트 저항값이 ±3%보다 더 잘 제어되도록 하는 것이 유리하다.
본 발명의 이러한 목적, 특징 및 장점 및 다른 목적, 특징 및 장점은 본 발명의 바람직한 실시예의 이후의 설명으로부터 더 명백하게 될 것이다.
도 1의 (A)는, 시트 저항값에 대한 원하는 최종 값에서 증착 공정의 규정 허용 오차를 뺀 것과 동일한 목표 시트 저항값(RS)을 달성하기 위해 본 발명에 따라 기판 위에 증착된 박막 저항 물질을 갖는 기판의 확대된 측면도.
도 1의 (B)는, 시트 저항값을 에칭 공정의 규정 허용 오차 이내의 원하는 최종 값으로 상승시키기 위해 박막 저항 물질을 아르곤 스푸터 에칭함으로써 그 물질의 표면으로부터 소량의 물질을 균일하게 제거한 후의 도 1의 (A)의 박막 저항 물질을 갖는 기판의 확대된 측면도.
도 2는, 좌측에 있는 프로세스 1이, 시트 저항값이 ±3% 이내 또는 더 양호하게 조정되기 전에 저항 물질이 패터닝되는 경우에 대한 것이고, 흐름도의 우측에 있는 프로세스 2가, 시트 저항값이 조정된 후에 저항 물질이 패터닝되는 경우에 대한 것인, 본 발명의 방법의 단계에 대한 흐름도.
<도면 주요 부분에 대한 부호의 설명>
1: 박막 저항 2: 박막 저항 물질
3: 기판/웨이퍼 4: 박막 저항 물질의 두께
이제 도면을 참조하면, 본 발명의 방법에 따라 제작된 박막 저항(1)은 도 1의 (B)에 도시된다. 저항(1)은 기판/웨이퍼(3) 상에 지지된 박막 저항 물질(2)을 포함한다. 박막 저항은, GaAs 또는 InP 집적 회로 디바이스와 같은 매우 고속의 집적 회로의 일부를 형성할 수 있다. 박막 저항(1)을 형성하기 위한 본 발명의 방법은, 원하는 최종 값 미만인 시트 저항값에서 기판(3) 상의 박막 저항 물질(2)을 먼저 증착시키는 단계를 포함한다. 도 1의 (A)를 참조하자. 저항 물질은 증발 증착(evaporation) 또는 스푸터 증착에 의해 증착된다. 예를 들어, 증착 공정이 ±10% 이내의 목표 시트 저항값을 달성할 정도로 충분히 일관되면, 박막 저항 물질(2)은 원하는 최종 값의 90%인 시트 저항값에서 증착된다. 이것으로 인해, 모든 초기 박막 시트 저항값은 원하는 최종 시트 저항값의 80% 내지 100%의 범위에 있게 된다.
시트 저항값은, 그 두께가 도 1의 (B)에서 4로 표시되는 소량의 물질을 박막 저항의 표면에서 제거하기 위해 에칭, 바람직하게는 Ar 스푸터 에칭 또는 이온 충돌을 사용함으로써 최종 값으로 상승한다. 이는, 박막 저항의 시트 저항값을 먼저측정하고, 그 다음에 미리 교정된 시간 동안 아르곤 스푸터 에칭으로 박막 저항을 에칭함으로써 달성된다. 아르곤 스푸터 에칭에서 물질을 수 Å 이내로 제어가능하게 제거할 수 있기 때문에, 박막 저항의 시트 저항값은 목표 값의 ±3% 이내로 정기적으로 제어될 수 있다.
개시된 실시예에서 저항 물질(2)은 NiCr이지만, 그 공정은, TaN, CrSi 및 CrSiO를 포함하는 다른 높은 저항률(resistivity)의 물질뿐 아니라, Ti, TiSi2, W, Mo, Au, Ag 및 다양한 금속을 포함하는 더 낮은 저항률의 물질과 같은 모든 유형의 박막 저항 물질에 적용가능하다. 박막 저항 물질(2)의 두께는 50Å 미만으로부터 50,000Å을 초과하는 범위에 있을 수 있다. 도 1의 (A)에서 기판 상에 증착된 물질(2)의 초기 시트 저항값은, 설계 기준에 따라 106Ω/square를 초과하여 0.1Ω/square 미만일 수 있다. 시트 저항값에 대한 원하는 최종 값은 목표 값으로 규정된 모든 값이고, 전술한 바와 같이 기존의 약 ±15%의 규정 허용 오차를 가지며, 그 실제 범위는 ±10%와 가장 유사하다.
아르곤은 바람직한 스푸터 에칭 가스이지만, 본 발명의 공정은, 에칭 또는 이온 충돌에 의해 저항 물질을 제거할 수 있는 임의의 다른 가스의 사용에 따른다. 아르곤 스푸터 에칭 상태는, 스푸터 에칭 시스템이 적당한 시간, 즉 약 10초부터 수분까지의 범위 내에 요구된 양의 물질을 제거할 에칭율(etch rate)로 균일한 에칭을 제공하도록 조정된다. 스푸터 에칭 상태는, 에칭 시스템이 단일 웨이퍼 기계 또는 배치(batch) 기계인지의 여부에 따라 크게 변한다. 기존의 공정의 파라미터에대한 범위의 일례는, 수십 W로부터 1,000W를 초과하는 전력과, 수십 V로부터 수백 V까지의 전압과, 수십 μ토르(Torr)부터 수 토르까지의 압력과, 10cc/min 미만부터 100cc/min을 초과할 때까지의 가스 흐름이다.
파라미터는, 약 10초에 총 저항 물질의 0.1% 미만부터 3% 초과할 때까지 제거하도록 조정되는 것이 바람직하다. 이와 유사한 에칭율은, 박막 저항 물질을 이온 충돌하거나 화학적 에칭하는데 사용되는 임의의 다른 물질에 바람직하다.
증착 이후에 도 1의 (B)에서의 저항(1)에 대한 원하는 최종 박막 시트 저항값을 달성하도록 교정된 에칭 시간을 확립하기 위해, 도 1의 (A)의 박막 저항 물질(2)의 시트 저항값이 측정된다. 그 다음에, 도 1의 (A)에서 박막 저항 물질의 두께는, 고정된 저항율을 가정하여 그 두께에 기초한 측정 또는 계산에 의해 결정된다. 그 다음에, 최종 목표 시트 저항 값을 달성하기 위해 제거되어야 하는 저항 물질의 두께(4)가 계산된다. 그 다음에, 박막 저항 물질(2)이 두께(4)를 제거하도록 에칭되어야 하는 시간은, 저항 물질을 제거하기 위해 사용되는 스푸터 에칭(또는 화학적 에칭)의 미리 측정된 에칭율에 기초하여 계산된다. 이러한 단계는 도 2의 흐름도에 도시된다. 도 1의 (A) 및 도 1의 (B)에서 박막 저항 단면도로 도시된 프로세스 1은, 시트 저항값이 ±3% 이내 또는 더 양호하게 조정되기 전에 저항이 기판 상에 패터닝될 수 있음을 나타낸다. 프로세서 2에서는 시트 저항값이 조정된 후에 저항을 패터닝한다.
본 발명의 방법은, 집적 회로 제조자로 하여금 최소 추가 비용으로 박막 저항의 시트 저항값을 목표 값의 엄격한 허용 오차 이내로 제어하도록 한다. 본 발명은, 회로 내의 박막 저항을 사용하는 임의의 유형의 집적 회로 또는 기판 상에서 박막 저항의 시트 저항값을 제어하도록 사용될 수 있다.
본 발명의 일실시예만이 도시되고 설명되었지만, 박막 저항의 시트 저항값을 제어하기 위한 방법의 변형이 본 발명의 범주에서 벗어나지 않고도 가능하다는 것을 당업자는 쉽게 이해할 것이다. 그러므로, 본 명세서에서 도시되고 설명된 세부 사항에 한정되는 것을 원하지 않고, 첨부된 청구항의 범주에 의해 달성되는 모든 그러한 가능성 및 변형을 커버하고자 하는 것을 원한다.
상술한 바와 같이, 본 발명은 더 엄격한 시트 저항값 규격에 맞추어 박막 저항을 제조하는 방법 등에 효과적이다.

Claims (11)

  1. 박막 저항(thin film resistor)의 시트 저항값(sheet resistance)을 제어하기 위한 방법으로서,
    기판 상에 증착될 박막 저항 물질의 시트 저항값에 대한 원하는 최종 값을 결정하는 단계와,
    상기 증착된 박막 저항 물질에 대한 목표 시트 저항값을 제 1 규정 허용 오차 이내로 달성할 정도로 충분히 일관되는 증착 공정을 사용하여 상기 박막 저항 물질을 상기 기판 상에 증착하는 단계로서, 상기 박막 저항 물질은, 상기 원하는 최종 값에서 상기 제 1 규정 허용 오차를 뺀 것과 동일한 목표 시트 저항값을 달성하기 위해 상기 증착 공정에 의해 증착되는, 상기 박막 저항 물질을 상기 기판 상에 증착하는 단계와,
    상기 시트 저항값을 제거 공정에 특유한 제 2 규정 허용 오차 이내의 상기 원하는 최종 값으로 상승시키기 위해 에칭 공정 및 이온 충돌 제거 공정 중 하나의 공정에 의해 상기 증착된 박막 저항 물질의 표면에서 소량의 물질을 제거하는 단계로서, 상기 제 2 규정 허용 오차는 상기 제 1 규정 허용 오차 미만인, 소량의 물질을 제거하는 단계를
    포함하는, 박막 저항의 시트 저항값 제어 방법.
  2. 제 1항에 있어서, 상기 증착 이후에, 상기 증착된 박막 저항 물질의 상기 시트 저항값을 측정하는 단계와,
    상기 증착된 박막 저항 물질의 두께를 결정하는 단계와,
    상기 박막 저항 물질의 상기 시트 저항값을 상기 원하는 최종 값으로 상승시키기 위해 제거될 필요가 있는 상기 증착된 박막 저항 물질의 두께를 계산하는 단계와,
    상기 제거 공정 동안 측정된 제거율에 기초한 상기 계산된 두께를 제거하기 위해 상기 제거 공정을 수행하는데 걸리는 시간을 계산하는 단계를
    더 포함하는, 박막 저항의 시트 저항값 제어 방법.
  3. 제 2항에 있어서, 상기 증착된 박막 저항 물질의 두께를 결정하는 상기 단계는 상기 증착된 박막 저항 물질을 측정함으로써 달성되는, 박막 저항의 시트 저항값 제어 방법.
  4. 제 2항에 있어서, 상기 증착된 박막 저항 물질의 두께를 결정하는 상기 단계는, 두께 및 시트 저항값에 관련된 상기 물질에 대한 기준 특성, 및 상기 측정된 시트 저항값을 사용하는 계산에 의해 달성되는, 박막 저항의 시트 저항값 제어 방법.
  5. 제 1항에 있어서, 상기 기판 상의 상기 박막 저항 물질로부터 박막 저항을 패터닝(patterning)하는 단계를 더 포함하는, 박막 저항의 시트 저항값 제어 방법.
  6. 제 5항에 있어서, 상기 시트 저항값이 상기 원하는 최종 값으로 상승되기 전에, 상기 패터닝이 이루어지는, 박막 저항의 시트 저항값 제어 방법.
  7. 제 5항에 있어서, 상기 시트 저항값이 상기 원하는 최종 값으로 상승된 이후에, 상기 패터닝이 이루어지는, 박막 저항의 시트 저항값 제어 방법.
  8. 제 1항에 있어서, 상기 증착 공정은 증발 증착(evaporation) 및 스푸터 증착(sputter deposition)으로 구성되는 그룹에서 선택되는, 박막 저항의 시트 저항값 제어 방법.
  9. 제 1항에 있어서, 상기 소량의 물질은, 약 10초부터 수분의 범위 이내의 시간에 상기 증착된 박막 저항 물질의 상기 표면으로부터 균일하게 제거되는, 박막 저항의 시트 저항값 제어 방법.
  10. 제 1항에 있어서, 상기 기판은 GaAs 또는 InP 집적 회로 기판인, 박막 저항의 시트 저항값 제어 방법.
  11. 제 1항에 있어서, 상기 제거 단계는 아르곤 스푸터 에칭 단계를 포함하는, 박막 저항의 시트 저항값 제어 방법.
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