KR20020066286A - 반도체 장치의 본딩 패드 구조체 및 이를 형성하는 방법 - Google Patents

Abstract

반도체 장치의 본딩 패드(bonding pad) 구조체 및 이를 형성하는 방법을 개시한다. 본 발명의 일 관점은 본딩 공정을 위한 상부 도전막 패턴과, 상부 도전막 패턴의 하부에 층간 절연층을 사이에 두고 상부 도전막 패턴에 중첩되는 하부 도전막 패턴, 및 층간 절연층을 관통하여 상부 도전막 패턴과 하부 도전막 패턴을 연결하고 측벽 표면에 요철을 가지는 연결체를 포함하는 반도체 장치의 본딩 패드 구조체를 제시한다.

Description

반도체 장치의 본딩 패드 구조체 및 이를 형성하는 방법{Bonding pad structure body of semiconductor device and Method of manufacturing the same}

본 발명은 반도체 장치에 관한 것으로, 특히, 반도체 메모리 장치 조립 공정 중의 빔 리드(beam lead)를 본딩(bonding)하는 공정을 위한 본딩 패드(bonding pad)의 구조에 관한 것이다.

반도체 메모리 장치, 예컨대 램버스 디램 다이렉트 버전(Rambus DRAM Direct Version)을 조립하는 공정에서 빔 리드를 본딩하는 공정이 수행되고 있다. 이러한 빔 리드를 본딩하는 공정을 위해서 반도체 기판 상에는 본딩 패드가 구비된다.

그런데, 이러한 본딩 패드와 빔 리드를 전기적으로 연결하는 공정을 수행할 때, 본딩 패드 아래의 하부층 등에 크랙(crack) 등이 발생할 수 있다. 이에 따라, 본딩 패드가 뜯기거나 크랙이 발생한 하부층이 들고 일어나 전기적으로 오픈(open)되어 전기적 연결이 끊어지는 현상이 발생할 수 있다.

본 발명이 이루고자 하는 기술적 과제는, 본딩 공정을 수행할 때 본딩 패드와 본딩 패드 아래의 하부층간의 접착력을 강화할 수 있는 반도체 장치의 본딩 패드의 구조 및 이를 형성하는 방법을 제공하는 데 있다.

도 1은 본 발명의 실시예에 의한 반도체 장치의 본딩 패드 구조체를 설명하기 위해서 개략적으로 도시한 레이 아웃(layout)도이다.

도 2는 도 1의 A-A' 절단면에 따른 본 발명의 실시예에 의한 본딩 패드 구조체의 단면 형상을 개략적으로 나타내는 단면도이다.

도 3은 본 발명의 실시예에 의한 연결체를 설명하기 위해서 개략적으로 도시한 레이 아웃도이다.

도 4는 도 3의 본 발명의 실시예에 의한 연결체를 위한 콘택홀을 형성하는 데 이용되는 포토레지스트 패턴을 설명하기 위해서 개략적으로 도시한 레이 아웃도이다.

도 5는 본 발명의 실시예에 의한 연결체를 위해 형성된 콘택홀의 측벽 형상을 설명하기 위해서 개략적으로 도시한 도면이다.

도 6은 본 발명의 실시예에 의한 연결체의 측벽 형상을 설명하기 위해서 개략적으로 도시한 도면이다.

<도면의 주요 부호에 대한 간략한 설명>

100: 상부 도전층 패턴,200: 하부 도전층 패턴,

300: 연결체,310: 몸통부,

330: 돌출부,350: 함곡부,

410: 층간 절연층.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 본딩 공정을 위한 상부 도전막 패턴과, 상기 상부 도전막 패턴의 하부에 층간 절연층을 사이에 두고 상기 상부 도전막 패턴에 중첩되는 하부 도전막 패턴, 및 상기 층간 절연층을 관통하여 상기 상부 도전막 패턴과 상기 하부 도전막 패턴을 연결하고 측벽 표면에 요철을 가지는 연결체를 포함하는 반도체 장치의 본딩 패드 구조체를 제시한다.

상기 연결체는 상기 층간 절연층을 관통하는 몸통부, 및 상기 몸통부의 측벽 표면에서 상기 요철을 위해 관통 방향으로 길게 형성된 다수의 돌출부를 포함할 수 있다. 여기서, 상기 돌출부는 상기 상부 도전막 패턴 및 상기 하부 도전막 패턴에 다다르도록 연장될 수 있다. 상기 몸통부는 수십 마이크로이터의 크기를 가질 수 있고, 상기 몸통부에 비해 대략 100배 내지 200배 정도 작은 크기를 가질 수 있다.

상기 반도체 장치의 본딩 패드 구조체는, 상기 하부 도전막 패턴의 하부에 하부 층간 절연층을 사이에 두고 상기 하부 도전막 패턴에 중첩되는 제2하부 도전막 패턴, 및 상기 하부 층간 절연층을 관통하여 상기 하부 도전막 패턴과 상기 하부 도전막 패턴을 연결하고 측벽 표면에 요철을 가지는 하부 연결체를 더 포함할 수 있다.

상기의 기술적 다른 과제를 달성하기 위한 본 발명의 일 관점은, 본딩 공정을 위한 상부 도전막 패턴을 형성하고, 상기 상부 도전막 패턴의 하부에 층간 절연층을 사이에 두고 상기 상부 도전막 패턴에 중첩되는 하부 도전막 패턴을 형성하며, 상기 층간 절연층을 관통하여 상기 상부 도전막 패턴과 상기 하부 도전막 패턴을 연결하고 측벽 표면에 요철을 가지는 연결체를 형성하는 것을 포함하는 반도체 장치의 본딩 패드 구조체 제조 방법을 제시한다.

상기 반도체 장치의 본딩 패드 구조체 제조 방법은, 상기 하부 도전막 패턴의 하부에 하부 층간 절연층을 사이에 두고 상기 하부 도전막 패턴에 중첩되는 제2하부 도전막 패턴을 형성하고, 상기 하부 층간 절연층을 관통하여 상기 하부 도전막 패턴과 상기 하부 도전막 패턴을 연결하고 측벽 표면에 요철을 가지는 하부 연결체를 형성하는 것을 더 포함할 수 있다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.

도 1은 본 발명의 실시예에 의한 반도체 장치의 본딩 패드 구조체의 레이 아웃(layout)을 개략적으로 나타낸다. 도 2는 도 1의 A-A' 절단면에 따른 본 발명의 실시예에 의한 본딩 패드 구조체의 단면 형상을 개략적으로 나타낸다. 도 3은 본발명의 실시예에 의한 본딩 패드 구조체의 연결체에 대한 레이 아웃을 개략적으로 나타낸다. 도 4는 도 3의 본 발명의 실시예에 의한 연결체를 위한 콘택홀을 형성하는 데 이용되는 포토레지스트 패턴의 레이 아웃을 개략적으로 나타낸다. 도 5는 본 발명의 실시예에 의한 연결체를 위해 형성된 콘택홀의 측벽 형상을 개략적으로 나타낸다. 도 6은 본 발명의 실시예에 의한 연결체의 측벽 형상을 개략적으로 나타낸다.

도 1 및 도 2를 참조하면, 본 발명의 본딩 패드 구조체는 상부 도전층 패턴(100)과 하부 도전층 패턴(200) 및 연결체(300) 등을 포함하여 이루어진다. 본 발명의 본딩 패드 구조체는, 반도체 메모리 장치를 조립하는 공정 중의 하나인 본딩 공정을 위해서 반도체 기판(도 2의 400) 상에 구현된다.

구체적으로, 상부 도전층 패턴(100)은 실질적으로 본딩 공정에서 빔 리드(도시되지 않음)와 본딩되기 위해서 구비된다. 따라서, 상부 도전층 패턴(100)은 반도체 장치의 최상층 부위에 상측 표면이 노출되도록 구비되며, 전기적인 연결을 위해서 도전 물질, 예컨대, 알루미늄 등과 같은 금속 물질을 포함한 도전성 막질로 형성된다.

이러한 상부 도전층 패턴(100)은 도전층을 증착하고 이를 사진 식각 공정 등으로 패터닝하여 형성될 수 있다. 그리고, 상부 도전층 패턴(100)은 도 1의 레이 아웃에서 사각형의 평면 형태의 패턴으로 묘사되었으나 다양한 평면 형태의 패턴으로 형성될 수 있으며, 반도체 장치에서 형성되는 신호의 전달을 위한 다양한 배선층(도시되지 않음)에 연결되도록 형성될 수 있다.

상부 도전층 패턴(100)의 하부에는, 상측 평면 상에서 볼 때, 상기 상부 도전층 패턴(100)과 중첩되는 하부 도전층 패턴(200)이 도입될 수 있다. 이러한 하부 도전층 패턴(200)은 알루미늄 등과 같은 금속 물질을 포함하는 도전성 막질로 형성될 수 있다. 따라서, 반도체 메모리 장치에 포함되는 금속 배선층 등을 형성하는 공정에서 함께 형성될 수 있다. 이때, 하부 도전층 패턴(200)과 상부 도전성 패턴(100)은 각기 다른 형태의 패턴으로 이루어질 수 있으나, 도 1의 레이 아웃에 묘사된 바와 같이 동일한 평면 형태로 이루어질 수 있다. 한편, 하부 도전층 패턴(200)과 상부 도전성 패턴(100)의 사이에는 층간 절연층(410)이 도입될 수 있다.

본 발명의 실시예에서는 하부 도전층 패턴(200)과 상부 도전성 패턴(100) 간을 연결시키는 연결체(300)를 또한 제시한다. 이러한 연결체(300)은 상부 도전성 패턴(100)의 상측 표면에 본딩 작업이 수행될 때, 상부 도전성 패턴(100)이 뜯겨져 나가거나 상부 도전성 패턴(100)의 하부에 접촉하는 하부층, 예컨대, 층간 절연층(410)에 크랙 등이 발생하거나 이러한 층간 절연층(410)이 뜯겨져 나가는 것을 방지하기 위해서 도입된다. 즉, 연결체(300)는 상부 도전성 패턴(100)과 하부 도전성 패턴(200)을 연결시킴으로써, 상부 도전성 패턴(100)과 층간 절연층(410) 등과 같은 하부층과의 접착력을 증대시켜, 본딩 공정을 수행할 때 상기한 바와 같은 불량이 발생하여 전기적으로 단락되는 등의 불량을 방지하는 작용을 한다.

이때, 연결체(300)의 측벽 표면에는 요철을 의도적으로 구비하는 것이 바람직하다. 이는, 연결체(300)을 위한 콘택홀(415)을 층간 절연층(410)에 형성하는 사진 식각 공정에서 이러한 콘택홀(415)의 크기가 의도하지 않게 커지는 불량을 방지하는 작용을 구현하기 위해서이다. 또한, 이러한 연결체(300) 측벽의 요철 구조는 연결체(300)와 층간 절연층(410)간의 접촉 면적을 증대시켜, 실질적으로 본딩 패드의 역할을 수행할 상부 도전층 패턴(100)와 하부층 간의 접착력을 추가적으로 증대시키는 작용을 부대적으로 구현할 수 있다.

도 1 내지 도 6을 참조하여 이러한 본 발명의 실시예에 의한 연결체(300)를 형성하는 방법의 일례를 들어, 이러한 연결체(300)의 구조 및 이러한 연결체(300)의 측벽 표면에 요철 구조를 형성한 효과를 보다 구체적으로 설명한다.

구체적으로, 반도체 기판(400)의 상에 하부 도전층 패턴(200)을 형성한 후, 이러한 하부 도전층 패턴(200)을 덮는 층간 절연층(410)을 형성한다. 이러한 층간 절연층(410)은 실리콘 산화물과 같은 절연 물질로 이루어질 수 있다. 또한, 하부 도전층 패턴(200)은 알루미늄 등과 같은 금속 물질을 포함할 수 있다. 이러한 하부 도전층 패턴(200)은 실질적으로 반도체 장치의 셀 영역 또는 주변 회로 영역에 형성되는 신호를 위한 배선(도시되지 않음)을 형성하는 공정에서 배선과 동시에 형성될 수 있다.

이러한 하부 도전층 패턴(200)을 덮는 층간 절연층(410) 상에 포토레지스트 패턴(도 4의 500)을 형성하고, 이를 식각 마스크로 이용하여 층간 절연층(400)을 선택적으로 식각하여, 하부 도전층 패턴(200)의 상측 표면을 노출하는 콘택홀(415)를 층간 절연층(400)에 형성한다.

본 발명의 실시예에서 제시하는 연결체(300)의 평면 레이 아웃인 도 3에서에 제시된 바와 같이, 연결체(300)는, 평면 형태로 볼 때, 층간 절연층(410)을 관통하는 몸통부(310)와 이러한 몸통부(310)의 테두리 부위에 부착된 형태로 볼 수 있는 다수의 돌출부(330)로 크게 구분할 수 있다. 상기한 콘택홀(415)은 이러한 연결체(300)에 상기한 바와 같은 형상을 부여할 수 있는 틀(mold)로 작용하므로, 이러한 콘택홀(415)을 위한 사진 공정의 포토레지스트 패턴(500)은 도 4에 제시된 바와 같은 평면 레이 아웃을 가질 수 있다. 즉, 사진 공정에 이용될 포토레지스트 패턴(500)은 노출하는 영역의 테두리에 요철 구조, 예컨대, 돌출부와 함곡부를 가지도록 설계되어 형성될 수 있다.

이와 같이 도 4에 도시된 바와 같은 레이 아웃으로 제작된 포토레지스트 패턴(500)을 식각 마스크로 이용하여, 알려진 실리콘 산화물에 대한 식각 방법으로 실리콘 산화물로 바람직하게 형성된 층간 절연층(410)을 식각하는 공정을 수행할 수 있다. 이에 따라, 층간 절연층(410)에 하부 도전층 패턴(200)을 노출하는 콘택홀(415)이 도 5에 제시된 바와 같은 형상으로 형성될 수 있다.

도 5를 참조하면, 상기한 바와 같이 형성되는 콘택홀(415)의 측벽은 요철 구조의 표면 형상을 가질 수 있다. 이때, 콘택홀(415) 측벽의 요철 구조의 돌출부(411)와 함곡부(413)는 도 3에 제시된 바와 같은 연결체(310)의 돌출부(330)와 함곡부(350)와 대칭되는 위치에 존재할 수 있다.

따라서, 이러한 콘택홀(415)을 메우도록 도전층, 예컨대, 알루미늄 등과 같은 금속을 포함하는 도전층을 증착함으로써, 측벽에 요철 구조를 가지는 연결체(300)를 형성할 수 있다. 이때, 콘택홀(415) 측벽의 요철 구조의돌출부(411)는 식각 공정 특성 상 콘택홀(415) 측벽에 수직 방향으로 길게 연장되게 형성된다. 따라서, 이러한 콘택홀(415)을 채우는 연결체(300)는, 도 6에 도시된 바와 같이 수직 방향으로 길게 연장되어 하부 도전성 패턴(200) 및 상부 도전성 패턴(100)에 연결되는 돌출부(330)를 가지게 된다.

이러한 연결체(300)가 층간 절연층(410)을 관통하는 몸통부(310)와 몸통부(310)의 측벽에의 돌출부(330)를 포함하도록 레이 아웃을 구성함으로써, 상기한 콘택홀(415)을 형성하는 사진 식각 공정에서 불량이 발생하는 것을 방지할 수 있다.

구체적으로 설명하면, 콘택홀(415)의 직경은 상부 도전층 패턴(100) 또는 하부 도전층 패턴(200)의 직경에 비해 작은 크기로 형성된다. 그러나, 상부 도전층 패턴(100)은 실질적으로 본딩 공정에서 본딩 패드로 이용되므로, 적어도 수십 마이크로미터 수준 정도의 크기로 형성될 수 있다. 따라서, 상기한 콘택홀(415) 크기 또한 이러한 상부 도전층 패턴(100)에 비해 다소 작은 크기로 형성될 수 있으나, 적어도 수십 마이크로미터 수준, 예컨대, 예컨대, 대략 70㎛ 내지 85㎛ 정도의 직경 크기로 형성될 수 있다.

그런데, 이러한 수십 마이크로미터 정도의 콘택홀(415)의 크기는 일반적인 반도체 장치 제조 공정에서 이용되는 콘택홀, 예컨대, 금속 콘택홀 또는 비아(via) 콘택홀 등에 비해 대략 150 배 내지 200배 정도 큰 크기이다. 예를 들어, 반도체 기판 또는 하부의 트랜지스터 소자와 금속 배선의 전기적 연결 또는 금속 배선들 간의 전기적 연결을 위해서 형성되는 일반적인 콘택홀은, 커야 대략 0.5㎛ 정도에불과하다. 그런데, 본 발명에서 제시되는 콘택홀(415)는 상기한 바와 같이 수십 ㎛ 정도의 크기, 예컨대, 대략 70㎛ 정도의 크기를 가질 수 있다.

이와 같이 매우 큰 크기의 콘택홀(415)을 사진 식각 공정으로 형성할 때, 실제 형성되는 콘택홀은 설계시 예정한 크기에 비해 큰 크기로 형성될 수 있다. 즉, 사진 식각 공정에서 패턴의 크기 의존성에 의한 불량, 예컨대, 식각 불량 또는 사진 현상 불량 등이 발생할 수 있다.

이와 같이, 콘택홀(415)이 설계 이상의 크기로 형성되면, 콘택홀(415) 주위에 존재하는 신호를 위한 배선 또는 다른 패턴들에 상기한 식각 공정이 침해를 입힐 수 있다. 이와 같은 침해 또는 불량 발생의 우려는, 상기한 콘택홀(415)을 형성하는 사진 식각 공정을 다른 미세한 크기, 예컨대, 마이크로미터 이하 수준의 크기를 가지는 다른 콘택홀들을 형성하는 공정과 함께 동일 공정으로 수행할 때 보다 심각해진다.

본 발명의 바람직한 실시예에서는 이와 같은 사진 식각 공정에서 애초 설계 이상의 매우 큰 크기로 콘택홀(415)이 형성되는 것을 방지하기 위해서, 연결체(300)가 몸통부(310)와 이러한 몸통부(310)의 테두리 또는 측벽에의 돌출부(330)를 포함하도록 한다.

도 3을 다시 참조하면, 상기한 돌출부(300)는 실질적으로 연결체(300)의 대부분을 차지하는 몸통부(310)에 비해 바람직하게 매우 작은 크기로 형성된다. 돌출부(300)는 몸통부(310)가, 상측 평면 상에서 볼 때, 사각형 형태로 이루어질 때, 한 면당 대략 수 개에서 수백 개 이상 형성될 수 있다. 이에 따라, 돌출부(300)의크기는 수 마이크로미터에서 수십 Å 정도의 크기로 형성될 수 있다. 예컨대, 돌출부(300)의 크기는 상기한 몸통부(310)의 크기에 비해 대략 100배 내지 200배 정도 작은 크기, 예컨대, 대략 0.5㎛ 정도로 형성될 수 있다.

이와 같이 하면, 콘택홀(415)의 테두리 부위에서의 디자인 룰(design rule)은 상기한 연결체(300)의 돌출부(330) 및 함곡부(350)에 해당되므로, 실질적으로, 디자인 룰이 축소되는 효과를 얻을 수 있다. 실질적으로 돌출부(330)의 크기를 대략 0.5㎛ 정도로 설계한 경우, 콘택홀(415)의 테두리 부위에서의 디자인 룰은 일반적인 반도체 장치의 콘택홀의 디자인 룰인 대략 0.5㎛에 실질적으로 근접하게 된다. 즉, 실제로는 직경이 수십 ㎛에 해당하는 콘택홀(415)이지만, 테두리 부위에서는 돌출부(도 5의 411) 또는 함곡부(413)을 형성하는 사진 식각 공정으로 간주될 수 있게 된다.

따라서, 상기한 바와 같이 콘택홀 형성을 위한 사진 식각 공정에서 패턴 크기 의존성에 의한 실제 형성된 콘택홀(415)의 전체 크기 증가 등과 같은 불량을 방지할 수 있다. 그리고, 실질적으로 사진 식각 공정에서 상기한 바와 같은 크기 의존성 경향이 발생하더라도, 이는 연결체(300)의 돌출부(330)을 위한 영역에 국한되므로 전체 콘택홀(415)의 크기 증가는 미미한 수준으로 제한될 수 있다. 이에 따라, 콘택홀(415)를 형성할 때, 주변의 패턴 등에 손상을 발생하는 불량을 방지할 수 있다.

상술한 바와 같이 층간 절연층(410)은 관통하는 연결체(300)을 형성한 후, 이러한 연결체(300)에 연결되는 상부 도전층 패턴(100)을, 증착 및 패터닝 공정 등과 같은 알려진 반도체 장치 제조 공정으로 형성할 수 있다. 이때, 상기 상부 도전층 패턴(100)과 연결체(300)는 일체형으로 형성되거나 상호 분리된 공정으로 형성될 수 있다. 예를 들어, 연결체(300)을 형성하는 공정을 수행한 후, 증착 및 패터닝 공정을 수행하여 상기한 상부 도전층 패턴(100)을 형성할 수 있다. 또한, 콘택홀(415)을 형성한 후 이러한 콘택홀(415)를 메우도록 층간 절연층(410) 상에 도전층, 예컨대, 알루미늄층과 같은 금속층을 형성한 후, 이러한 도전층을 패터닝하여 연결체(300)와 상부 도전층 패턴(100)을 일시에 형성할 수도 있다.

이와 같이 상부 도전층 패턴(100)을 형성한 후, 본딩 공정의 수행을 위해서 이러한 상부 도전층 패턴(100)의 상측 표면 일부를 노출하는 패시베이션층(passivation layer:470) 등을 더 형성할 수 있다.

도 2를 다시 참조하면, 본 발명의 실시예에 의한 본딩 패드 구조체는 하부 도전층 패턴(200)의 하부에 하부 층간 절연층(430)을 사이에 두고 하부 도전층 패턴(200)에 중첩되는 제2하부 도전층 패턴(205)을 더 구비할 수 있다. 이때, 제2하부 도전층 패턴(205)과 하부 도전층 패턴(200)은 하부 층간 절연층(430)을 관통하는 하부 연결체(305)에 의해서 연결된다.

이러한 하부 연결체(305)는 도 3 및 도 6을 참조하여 상술한 연결체(300)와 같이 측벽에 요철 구조를 가질 수 있다. 즉, 연결체(300)의 돌출부(330)와 같은 제2몸통부에 연결되는 제2돌출부를 가질 수 있다. 따라서, 이러한 제2돌출부는 하부 도전층 패턴(200) 및 제2하부 도전층 패턴(205)에 연결되도록 길게 연장되는 형태로 이루어질 수 있다. 이와 같은 하부 연결체(305)는 상술한 바와 같은연결체(300)를 형성하는 바와 같은 방법으로 형성될 수 있다.

하부 연결체(305)의 크기는 연결체(300)와 마찬가지로 하부 도전층 패턴(200) 및 제2하부 도전층 패턴(205)의 크기에 비해 작은 크기로 형성되는 것이 바람직하나, 연결체(300)와 마찬가지로 대략 수십 ㎛에 해당되는 직경 크기를 가지도록 형성된다. 또한, 하부 연결체(305)는, 도 4에 제시된 포토레지스트 패턴(500)과 같은 식각 마스크를 이용하는 사진 식각 공정으로 하부 콘택홀(307)을 형성하고 이를 메우는 도전층을 형성함으로써 형성될 수 있다.

한편, 상기한 제2하부 도전층 패턴(205)은, 램버스 디램 다이렉트 버전의 반도체 메모리 장치의 경우 도전성의 폴리실리콘층 등으로 형성될 수 있다. 이는 반도체 장치의 다른 배선층 또는 도전층을 형성할 때, 상기한 제2하부 도전층 패턴(205)이 함께 형성될 수 있다는 것을 시사한다.

제2하부 도전층 패턴(205)의 하부에는 별도의 절연층(450)이 형성되어 반도체 기판(400)과 제2하부 도전층 패턴(205)과의 전기적인 절연을 구현한다. 이러한 반도체 기판(400)에는 소자 분리 영역(410)과 이에 의해서 설정되는 활성 영역(403)이 구비될 수 있다.

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

상술한 본 발명에 따르면, 본딩 패드와 하부층간의 접착력을 증대시킬 수 있어, 본딩 패드와 빔 리드를 연결하는 본딩 공정을 수행할 때 기계적 스트레스(mechanical stress)에 의해서 본딩 패드의 하부층에 크랙이 발생하여 본딩 패드의 뜯김 또는 크랙 발생층이 들고 일어나는 불량이 발생되는 것을 방지할 수 있다.

또한, 본 발명의 실시예에 의한 본딩 패드 구조체의 연결체를 형성할 때, 사진 식각 공정의 크기 의존성 현상에 의해서 콘택홀 식각 공정 도중에 콘택홀의 크기가 의도하지 않게 극심하게 커지는 것을 방지할 수 있다. 이에 따라, 연결체를 위한 콘택홀 식각 공정에 의해서 연결체 주위에 존재할 수 있는 다른 신호 배선층 또는 패턴 등에 침해 등과 같은 불량이 발생하는 것을 방지할 수 있다.

Claims (18)

1. 본딩 공정을 위한 상부 도전막 패턴;

   상기 상부 도전막 패턴의 하부에 층간 절연층을 사이에 두고 상기 상부 도전막 패턴에 중첩되는 하부 도전막 패턴; 및

   상기 층간 절연층을 관통하여 상기 상부 도전막 패턴과 상기 하부 도전막 패턴을 연결하고 측벽 표면에 요철을 가지는 연결체를 포함하는 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체.
2. 제1항에 있어서, 상기 연결체는

   상기 층간 절연층을 관통하는 몸통부; 및

   상기 몸통부의 측벽 표면에서 상기 요철을 위해 관통 방향으로 길게 형성된 다수의 돌출부를 포함하는 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체.
3. 제2항에 있어서, 상기 돌출부는

   상기 상부 도전막 패턴 및 상기 하부 도전막 패턴에 다다르도록 연장되는 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체.
4. 제2항에 있어서, 상기 몸통부와 상기 돌출부는 일체인 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체.
5. 제2항에 있어서, 상기 돌출부는

   상기 몸통부에 비해 대략 100배 내지 200배 정도 작은 크기인 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체.
6. 제2항에 있어서, 상기 몸통부는

   수십 마이크로이터의 크기를 가지는 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체.
7. 제1항에 있어서, 상기 연결체는

   상측 평면상에서 볼 때 상기 상부 도전층 패턴 및 상기 하부 도전층 패턴의직경에 비해 작은 직경을 가지는 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체.
8. 제1항에 있어서,

   상기 하부 도전막 패턴의 하부에 하부 층간 절연층을 사이에 두고 상기 하부 도전막 패턴에 중첩되는 제2하부 도전막 패턴; 및

   상기 하부 층간 절연층을 관통하여 상기 하부 도전막 패턴과 상기 하부 도전막 패턴을 연결하고 측벽 표면에 요철을 가지는 하부 연결체를 더 포함하는 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체.
9. 제8항에 있어서, 상기 하부 연결체는

   상기 층간 절연층을 관통하는 제2몸통부; 및

   상기 제2몸통부의 측벽 표면에서 상기 요철을 위해 관통 방향으로 길게 형성된 다수의 제2돌출부를 포함하는 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체.
10. 제9항에 있어서, 상기 제2돌출부는

    상기 하부 도전막 패턴 및 상기 제2하부 도전막 패턴에 다다르도록 연장되는 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체.
11. 제9항에 있어서, 상기 제2몸통부와 상기 제2돌출부는 일체인 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체.
12. 제9항에 있어서, 상기 제2돌출부는

    상기 제2몸통부에 비해 대략 100배 내지 200배 정도 작은 크기인 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체.
13. 제9항에 있어서, 상기 제2몸통부는

    수십 마이크로이터의 크기를 가지는 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체.
14. 제8항에 있어서, 상기 하부 연결체는

    상측 평면상에서 볼 때 상기 하부 도전층 패턴 및 상기 제2하부 도전층 패턴의 직경에 비해 작은 직경을 가지는 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체.
15. 본딩 공정을 위한 상부 도전막 패턴을 형성하는 단계;

    상기 상부 도전막 패턴의 하부에 층간 절연층을 사이에 두고 상기 상부 도전막 패턴에 중첩되는 하부 도전막 패턴을 형성하는 단계; 및

    상기 층간 절연층을 관통하여 상기 상부 도전막 패턴과 상기 하부 도전막 패턴을 연결하고 측벽 표면에 요철을 가지는 연결체를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체 제조 방법.
16. 제15항에 있어서, 상기 연결체를 형성하는 단계는

    상기 층간 절연층을 사진 식각 공정으로 선택적으로 식각하여 상기 하부 도전막 패턴의 상측면을 노출하며 측벽에 요철을 가지는 콘택홀을 형성하는 단계; 및

    상기 층간 절연층 상에 상기 콘택홀을 채우는 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체 제조 방법.
17. 제15항에 있어서,

    상기 하부 도전막 패턴의 하부에 하부 층간 절연층을 사이에 두고 상기 하부 도전막 패턴에 중첩되는 제2하부 도전막 패턴을 형성하는 단계; 및

    상기 하부 층간 절연층을 관통하여 상기 하부 도전막 패턴과 상기 하부 도전막 패턴을 연결하고 측벽 표면에 요철을 가지는 하부 연결체를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체 제조 방법.
18. 제17항에 있어서, 상기 하부 연결체를 형성하는 단계는

    상기 하부 층간 절연층을 사진 식각 공정으로 선택적으로 식각하여 상기 제2하부 도전막 패턴의 상측면을 노출하며 측벽에 요철을 가지는 하부 콘택홀을 형성하는 단계; 및

    상기 하부 층간 절연층 상에 상기 하부 콘택홀을 채우는 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 본딩 패드 구조체 제조 방법.