KR20020065396A - 반도체 장치 및 그 제조공정 - Google Patents
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Abstract
본 발명의 목적은, 하나이상의 강유전층과 그 위에 상부 전극을 구비하는 반도체 장치에서, 강유전층의 전기적 성질을 유지하면서 층-박리 (layer-peeling) 현상을 억제하는 것이다. 본 발명의 반도체 장치는 상부전극과 강유전층이 볼록영역 (convex region) 을 갖는 것을 특징으로 한다. 이러한 구성에 의해, 층박리를 억제할 수 있다. 본 발명에서, 하나의 층상에 하나의 볼록영역을 형성하지만, 하나의 층상에 복수의 볼록영역도 형성할 수 있다. 다른 방법으로는, 볼록영역대신에 오목영역 (concave region) 을 형성할 수 있다.
Description
본 발명은 강유전성 메모리 등을 사용하는 커패시터와 이 커패시터의 제조공정을 제공한다. 특히, 본 발명은, 강유전층의 전기적 성질을 유지하면서 박리를 억제할 수 있는, 하부전극층, 강유전층 및 상부전기층을 포함하는 커패시터를 갖는 반도체 장치의 제조공정에 관한 것이다.
최근, 반도체 시장에서 강유전 메모리가 주목받고 있다. 강유전 메모리는 빠른 응답, 랜덤 억세스 (random access), 반복재기록, 저전력소비 등을 특징으로 하는 차세대 메모리이다. 현재의 강유전 메모리에서는, 트랜지스터를 형성한 후, 전극과 강유전층을 포함하는 커패시터를 형성하고 있다. 이들 단계는 보통 JP-A 11-214655 호의 예에 기재된 일반적인 공정들이다. 종래기술의 실시예를, 도 5 및 도 6 을 이용하여 설명한다.
먼저, 트랜지스터가 상부에 형성된 하부기판 (21) 상에, 예를 들어, TiO2, TiN 등을 스퍼터링하여, 밀착층 (adhesion layer,22) 을 50 ㎚ 증착한다. 그 상부에, 예를 들어, Pt, Ir, IrO3등을 스퍼터링하여, 하부전극층 (23) 을 200 ㎚ 정도 증착한다. 또한, 그위에, 예를 들어, SBT, PZT 등을 졸겔법, MOD, LSMC, 스퍼터링, CVD 등으로 200 ㎚ 증착하여, 강유전층 (24) 을 형성하고, 산소 (O2) 분위기에서 소결시킨다. 또한, 그 상부에, 예를 들어, Pt, Ir, IrO3등을 스퍼터링하여, 상부전극층 (25) 을 100 ㎚ 증착한다 (도 5a).
그 후에, 상부전극을 프로세싱하기 위한 1.5 ㎛ 두께 포토레지스트 패턴 (26) 을 상부전극층 (25) 상에 형성한 후, 상부전극 (25) 을 건식에칭에 의해 가공한다 (도 5b). 건식에칭은, 3 mTorr 이하의 고진공상태 예를 들어, 유도결합 플라즈마 (Inductive Coupling Plasma, ICP) 등을 사용한 고밀도 플라즈마 에칭장치에서 주로 Cl2과 Ar 의 혼합가스를 높게 해리하여 Ar 으로 스퍼터 에칭함으로써 주로 수행한다. 일반적으로, Pt 및 Ir 의 저 반응성으로 이들의 증기압이 매우 낮기 때문에, 스퍼터 에칭으로 해리된 Pt 및 Ir 은 에칭후라도 패턴의 측벽에 재부착된다. 에칭가스에 Cl2, F2등을 첨가함으로써, 측벽상에 부착되는 재료를 염소 또는 불소 등으로 변환하여, 이들을 후세척단계에서 제거할 수 있다.
그 후, 패턴의 측벽에 부착된 에칭 부착물 (etching depot,27) 을 제거하고, 그 후, 잔존 레지스트 패턴을 다운플로우 O2에싱장치 (down flow O2ashing apparatus) 등으로 제거한다 (도 5c).
그 후, 강유전층을 프로세싱하기 위한 두께 2.0 ㎛ 포토레지스트 패턴 (28) 을 프로세싱된 상부전극층 (25) 과 강유전층 (24) 상에 형성하고, 강유전층 (24) 을 건식에칭으로 프로세싱한다 (도 5d). 강유전층은 에칭특성이 Pt, Ir 등과 비슷하기 때문에, 상부전극층을 에칭하는 것과 유사한 메커니즘으로 유사한 조건하에서 에칭을 수행한다.
그 후, 패턴 측벽에 부착되어 있는 에칭 부착물 (29) 을 세척으로 제거한후, 잔존 레지스트를 다운플로우 O2에싱 등으로 제거한다 (도 6e).
유사하게, 강유전층을 프로세싱하기 위한 두께 2.0 ㎛ 포토레지스트 패턴 (30) 을 프로세싱된 상부전극층 (25), 프로세싱된 강유전층 (24), 및 하부전극층 (23) 상에 형성하고, 하부전극층 (23) 을 건식에칭으로 프로세싱한다 (도 6f).
하부전극층은 상부전극층의 재료와 유사한 재료로 제조되기 때문에, 유사한 상태 및 메커니즘을 사용하여 에칭을 수행한다.
수행후에, 패턴 측벽에 부착되어 있는 에칭 부착물 (31) 을 세척으로 제거한 후, 잔존 레지스트를 다운플로우 O2에싱등으로 제거한다 (도 6g).
상기 단계에 따라서 커패시터형상을 형성하는 경우, 강유전 성질이 건식에칭과 세척에 의해서 악화될 수 있다. 따라서, 마지막 단계에서, 커패시터를 프로세싱한 후, 전기적성질을 회복하기 위해서, 강유전층을 형성하는 소성 (calcining) 온도 (또는 소결온도) 또는 더 높은 온도에서 강유전층을 어닐링함으로써 재소결한다. 상기 단계를 수행함으로써, 강유전층의 커패시터가 형성된다.
그러나, 종래 공정은, 커패시터가 형성될 때 전극층과 강유전층사이에 층박리현상이 발생하는 문제를 가지고 있다.
각 층을 에칭한 후, 부착물의 세척시 그리고 마지막 어닐링시 층박리현상이 발생한다. 따라서, 부착물 세척시 용액이 전극과 강유전층사이 틈으로 용액이 침투하여 생기는 리프트오프 (lift-off) 현상과, 어닐링시 전극층과 강유전층사이의 층수축율의 차이에 기인한 층간분리가 층박리의 직접적인 원인이라고 생각할 수 있다.
종래 반도체 장치의 시험으로부터, 강유전층의 표면 형태가 악화되면서 상부전극층의 박리가 발생하지 않는 경향이 있다는 것과, 강유전층의 더 좋은 표면 형태 즉, 더 밀집된 막밀도가 더 좋은 전기적 성질을 나타낸다는 것을 알 수 있다. 따라서, 현재 전기성질을 향상시키면서 동시에 막박리를 감소시키는 것을 달성하기 어려워 큰 문제가 야기되고 있다.
상기 문제에 대해서, 전극층과 강유전층사이에 높은 밀착율 (adherability) 을 가진 유전층을 삽입하여 박리를 방지하는 방법이 제안되었지만, 강유전층의 전기적 성질의 열화, 공정의 복잡함 등의 단점이 있어서, 최적의 방법이 아직 확립되지 않고 있다.
따라서, 본 발명의 목적은, 적어도 강유전층과 그 위에 상부전극으로 구성된 반도체 장치에서 강유전층의 전기적 성질을 유지하면서 박리현상을 억제하는 것이다.
도 1 은 본 발명에 따른 실시예의 반도체 장치를 나타내는 단면도.
도 2 는 본 발명에 따른 실시예의 반도체 장치를 제조하는 단계를 나타내는 단면도.
도 3 은 본 발명에 따른 실시예의 반도체 장치를 제조하는 단계를 나타내는 단면도.
도 4 는 본 발명에 따른 실시예의 반도체 장치를 제조하는 단계를 나타내는 단면도.
도 5 는 종래기술에 따른 반도체 장치를 제조하는 단계를 나타내는 단면도.
도 6 은 종래기술에 따른 반도체 장치를 제조하는 단계를 나타내는 단면도.
도 7 은 종래 반도체 장치에서 발생하는 막박리를 나타내는 개략도.
*도면의 주요부분에 대한 부호의 설명*
11 : 반도체 기판12 : 부착층
13 : 하부전극층14 : 강유전층
15 : 레지스트 패턴16 : 에칭 부착물
17 : 상부전극
본 발명에 따르면, 에칭에 의해 제 1 층의 표면상에 볼록영역 또는 오목영역을 형성하기 때문에, 바스 (bath) 의 침투 또는 가열단계에서의 층수축에 의해 유발하는 볼록영역 또는 오목영역을 형성한 제 1 층과 그 제 1 층상에 형성한 상부층간의 박리가 방지된다 (앵커 (anchor) 효과라 함).
먼저, 상부층과 그 상부층아래의 강유전층간의 박리문제를 설명한다. 강유전층을 형성한 후에, 상부전극을 프로세싱하여 형성한 영역상에 레지스트 패턴을 형성한다. 그후, 강유전층을 에칭하여, 강유전층의 표면상에 볼록패턴을 형성한다. 이 패턴의 크기는, 패턴선폭의 유동과 정렬편차 등을 고려하여 상부전극을 형성하는 후속 단계에서, 볼록패턴이 상부전극 패턴의 외부와 겹치지 않도록, 제어해야한다. 즉, 볼록 패턴을 제조하기 위한 레지스트 패턴의 선폭은 정렬편차용 마진만큼 상부전극의 최소선폭보다 좁아지게 된다.
에칭깊이가 상부전극의 두께보다 더 두꺼우면, 상부전극을 성공적으로 스퍼터링할 수 없기 때문에, 강유전층의 에칭깊이를 상부전극의 두께이하로 조절하고, 앵커효과를 나타내기 위하여, 강유전층의 에칭깊이를 상부전극의 두께절반 이상으로 조절한다. 또한, 강유전층의 전기성질의 관점에서, 강유전층의 에칭깊이를 두께의 반 이하로 조절하는 것이 요구된다.
강유전층을 에칭한 후에, 부착물 및 잔존 레지스트 층을 세척과 에싱으로 제거한 후, 상부전극을 스퍼터링하여 형성한다. 상부전극의 형성 후, 후속 공정을 수행함으로써, 상부전극을 평탄한 강유전층에 부착한 경우와 비교하면 앵커효과때문에 박리를 방지할 수 있다. 상기 수단은, 앵커효과를 얻기위해서 하부전극과 강유전층사이의 계면에 적용할 수 있다.
실시예
본 발명은 다음 실시예에 기초하여 자세하게 설명될 것이다.
본 발명의 실시예에 따른 반도체 장치가 도 1 에 도시되어 있다. 도 1 에 도시된 바와 같이, 본 발명의 반도체 장치는 상부전극 (17) 및 강유전층 (14)이 볼록영역을 가지는 것을 특징으로 한다. 이러한 구성에 의해, 층박리를 억제할 수 있다. 본 실시예는, 하나의 층상에 하나의 볼록영역을 형성되지만, 하나의 층위에 복수의 볼록영역을 형성할 수도 있다. 다른 방법으로, 볼록영역대신에 오목영역을 형성할 수 있다.
도 2a 내지 도 2d, 도 3e 내지 도 3h, 및 도 4i 내지 도 4k 는 도 1 에 도시된 반도체 장치를 제조하는 공정을 나타내는 개략도이다.
우선, 트랜지스터를 위에 형성하고 절연층을 도포한 반도체 기판 (11) 상에, 예를 들어, TiO2, TiN, Al2O3TaSiN 등을 스퍼터링하여, 부착층 (12) 을 50 ㎚ 증착한다. 또한, 이들 층은 스퍼터링, 그리고 산화 또는 질화에 의해 Ti, Al, TaSi 층 등을 형성하여 얻을 수 있다.
그 상부에, 예를 들어, Pt, Ir, IrO3등을 스퍼터링하여 하부전극층 (13) 을 200 ㎚ 증착한다. 금속유기증착법 (MOD) 에 의해 예를 들어 SrBi2Ta2O4를 코팅하는 단계, 및 650 ℃ 이상에서 30 분 이상동안 산소분위기에서 SrBi2Ta2O4를 소성하는 단계를 반복함으로써, 두께 200 ㎚ 인 강유전층 (14) 을 형성한다 (도 2a). MOD 이외의 방법으로 강유전층을 형성하는 방법으로써, 졸겔법, 액체소스분무 화학기상증착법 (liquid source misted chemical vapor deposition;LSMCVD), 스퍼터링, 화학기상증착법 (CVD) 등을 포함한다.
그 후, 그 강유전층 (14) 위에, 스핀코팅으로 2 ㎛ 의 두께의 포토레지스트를 도포한다. 그 후, 상부전극을 제조하기 위한 포토레티클 (photoreticle) 을사용하고, 후속 단계에서 상부전극이 형성될 영역에 포토레티클의 정렬을 조정한다. 노출 및 현상단계에서 레지스트 패턴 (15) 을 형성한다 (도 2b). 패턴크기는 상부전극크기의 최소값보다 정렬이동용 마진만큼 작다. 즉, 상부전극크기의 스펙 (specification) 이 1.0 ㎛ ±0.1 ㎛ 이내이고, 정렬이동용 스펙이 0.2 ㎛ 이면, 레지스트 패턴크기의 스펙은 0.7 ㎛ 이내이다.
그 후, 레지스트 패턴 (15) 을 마스크로 사용하여, 강유전층 (14) 을 에칭한다 (도 2c). 에칭조건으로서는 예를 들어, 고밀도 플라즈마 ICP 에처 (etcher) 를 사용하며, 셋팅은 소스전력 2000 W, 바이어스전력 (bias power) 500 W, 압력 3 mTorr, Cl2/Ar 유량 30/90 sccm, 및 에칭깊이 50 ㎚ 이상 100 ㎚ 이하이다.
에칭후, 패턴 측벽에 부착된 에칭 부착물 (16) 를 세척 (예컨대, 10 % 농도 염화수소산에 30 초동안 담굼) 으로 제거한 후, 잔존 레지스트 패턴 (15) 을 (예컨데, 마이크로파 다운플로우 에싱장치에서 마이크로파 전원 1000 W, 웨이퍼 온도 250 ℃, 산소유량 1000 sccm, 처리시간 3 분) 에싱으로 제거한다 (도 2d).
제조된 강유전층 (14) 상에 스퍼터링 등의 종래방법으로 예를 들어, Pt, Ir, IrO3, 등을 100 ㎚ 두께로 증착시켜 상부전극층 (17) 을 형성된다.
그 후, 상부전극 (17) 상에 스핀코팅으로 1.5 ㎛ 두께의 포토레지스트를 도포한다. 그 후, 레지스트 패턴 (18) 을 형성하기 위하여, 상부전극을 형성하기 위한 포토레티클을 이용하여 포토레지스트를 노광,현상한다. 그 후, 레지스트 패턴 (18) 을 마스크로 이용하여, 상부전극층 (17) 을 에칭한다 (도 3f). 에칭조건으로는, 고밀도 플라즈마 ICP 에처를 사용하고, 셋팅은 소스전력 2000 W, 바이어스전력 500 W, 압력 3 mTorr, Cl2/Ar 유량 30/90 sccm, 및 에칭깊이 115 ㎚ (두께요편차 10 % 및 에칭율편차 10 % 를 고려하여 상부전극의 두께에 따라 15 % 과도에칭함) 이다.
에칭후, 패턴측벽에 부착되는 에칭 부착물 (19) 를 세척 (예컨대, 10 % 농도 염화수소산에 30 초동안) 하여 제거한 후, 잔존 레지스트 패턴 (18) 을 (예컨대, 마이크로파 다운플로우 에싱장치에서 마이크로파 전원 1000 W, 웨이퍼 온도 250 ℃, 산소유량 1000 sccm, 처리시간 3 분) 에싱으로 제거한다 (도 3g).
다음으로, 스핀코팅으로 1.5 ㎛ 두께로 포토레지스트를 도포한다. 그 후, 강유전층을 제조하기 위한 레티클을 이용하여, 포토레지스트를 노광, 현상하여, 레지스트 패턴 (1a) 을 형성한다. 그 후, 그 레지스트 패턴 (1a) 을 마스크로서 이용하여 강유전층 (14) 을 에칭한다 (도 3h). 예를 들어, 에칭조건으로서, 고밀도 플라즈마 ICP 에처를 사용하고, 셋팅은 잔존 강유전층의 두께에 따른 소스전력 2000 W, 바이어스전력 500 W, 압력 3 mTorr, Cl2/Ar 유량 30/90 sccm, 에칭깊이 115 % 이다.
에칭후, 패턴측벽에 부착된 에칭 부착물 (1b) 은 세척 (예컨대, 10 % 농도 염화수소산에 30 초동안 담굼) 으로 제거한 후, 잔존 레지스트 패턴 (1a) 을 (예컨대, 마이크로파 다운플로 에싱장치상에서 마이크로파 전력 1000 W, 웨이퍼 온도 250 ℃, 산소유량 1000 sccm, 처리시간 3 분) 에싱으로 제거한다 (도 4i).
다음으로, 그 위에 포토레지스트를 스핀코팅으로 2.0 ㎛ 두께로 도포한다. 그 후, 하부전극을 제조하기 위한 포토레티클을 이용하여, 포토레지스트를 노광, 현상하여 레지스트 (1c) 를 형성한다. 그 후, 그 레지스트 패턴 (1c) 을 마스크로서 이용하여, 하부전극층 (13) 을 에칭한다 (도 4j). 예를 들어, 에칭조건으로는, 고밀도 플라즈마 ICP 에처를 사용하고, 셋팅은 소스전력 2000 W, 바이어스전력 500 W, 압력 3 mTorr, Cl2/Ar 유량 30/90 sccm, 에칭깊이 230 ㎚ (두께편차 10 % 및 에칭율편차 10 % 을 고려하여, 상부전극의 두께에 기초하여 15 % 과도에칭함) 이다.
에칭후, 패턴측벽에 부착되어 있는 에칭 부착물 (1d) 를 세척 (예컨대, 10 % 농도 염화수소산에 30 초동안 담굼) 으로 제거한 후, 잔존 레지스트 패턴 (1c) 을 (예컨대, 마이크로파 다운플로 에싱장치상에서 마이크로파 전원 1000 W, 웨이퍼 온도 250 ℃, 산소유량 1000 sccm, 처리시간 3 분) 에싱으로 제거한다.
마지막으로, 에칭, 세척, 및 에싱에 기인하는 강유전층의 전기성질의 손상을 회복하기 위해서, 예를 들어, 질소분위기 650 ℃ 에서 30분동안 어닐링을 수행한다.
이렇게 최종적으로 얻어진 반도체 장치는 높은 전기적 성능을 나타낸다. 또한, 박리의 발생이 관찰되지 않았다.
본 발명에 따르면, 강유전 커패시터를 제조하는 종래 공정에서 발생하는 층박리를 효과적으로 방지할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면 에칭으로 제 1 층의 표면상에 볼록영역 또는 오목영역을 형성하기 때문에, 바스 (bath) 의 침투 또는 가열단계에서의 층수축에 기인하여 볼록영역 또는 오목영역을 형성한 제 1 층과 그 제 1 층상에 형성되는 상부층간의 박리를 방지할 수 있는 효과가 있다.
Claims (8)
- 하부전극층, 강유전층, 및 상부전극층을 구비하고,상기 강유전층의 상부표면상에 볼록영역 또는 오목영역이 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 강유전층의 상부표면상에 형성된 상기 볼록영역 또는 상기 오목영역 전체는 상부전극층으로 덮힌 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 하부전극층의 상부표면상에도 상기 볼록영역 또는 상기 오목영역이 형성되는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 강유전층의 상부표면상에 형성된 상기 볼록영역 또는 상기 오목영역이 전체적으로 상부전극층으로 덮이고, 상기 하부전극층의 상부표면상에 형성된 상기 볼록영역 또는 상기 오목영역은 전체적으로 상기 강유전층으로 덮힌 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 강유전층의 상부면상에 형성된 상기 볼록영역 또는 상기 오목영역의 높이 또는 깊이는 상기 강유전층 두께의 절반이하이며, 상기 상부전극층의 두께의 동일 내지 절반의 범위인 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 강유전층의 상부표면상에 형성된 상기 볼록영역 또는 상기 오목영역의 높이 또는 깊이는 상기 강유전층의 두께의 절반이하이며, 상기 상부전극층의 두께의 동일 내지 절반의 범위에 있고,상기 하부전극층의 상부표면상에 형성된 상기 볼록영역 또는 상기 오목영역의 높이 또는 깊이는 상기 하부전극층의 두께의 절반이하이며, 상기 강유전층 두께의 동일 내지 절반의 범위에 있는 것을 특징으로 하는 반도체 장치.
- 하부전극층, 강유전층, 및 상부전극층을 포함하는 커패시터를 구비하는 반도체 장치의 제조공정으로서,상부전극층이 상기 강유전층의 상부표면상에 형성된 상기 볼록영역 또는 상기 오목영역을 전체적으로 덮도록, 상기 강유전층의 상부표면상에 볼록영역 또는 오목영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조공정.
- 제 7 항에 있어서,상기 강유전층이 상기 하부전극층의 상부표면상에 형성된 상기 볼록영역 또는 상기 오목영역을 전체적으로 덮도록, 상기 하부전극층의 상부표면상에도 볼록영역 또는 오목영역을 또한 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조공정.
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