KR20020064098A - 플라즈마 디스플레이 패널 - Google Patents

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Abstract

본 발명은 방전효율을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널은 상기부판에 형성됨과 아울러 방전셀의 중앙부에 형성되는 트리거전극들과, 방전셀의 주변부에 형성되며 트리거전극들과 상이한 층에 형성되는 서스테인전극쌍을 구비한다.

Description

플라즈마 디스플레이 패널{Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로 특히, 방전효율을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 진공 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.
도 1은 종래의 3전극 교류 면방전형 PDP의 방전셀 구조를 도시한 사시도이다.
도 1을 참조하면, 종래의 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 주사/서스테인전극(12Y)과 공통서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방전 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(20X)은 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상부기판(10)/하부기판(18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
이러한 교류 면방전형 PDP는 화상의 계조(Gray Level)를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67㎳)은 8개의 서브필드들로 나누어지게 된다. 아울러, 8개의 서브필드들 각각은 어드레스기간과 서스테인기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인기간이 달라지게 되므로 화상의 계조를 표현할 수 있게 된다.
여기서, 리셋기간에는 공통서스테인전극(12Z)에 리셋 펄스가 공급되어 리셋 방전이 일어난다. 어드레스 기간에는 주사/서스테인전극(12Y)에 주사펄스가 공급됨과 아울러 어드레스전극(20X)에 데이터 펄스가 공급되어 두 전극(12Y,20X) 간에 어드레스 방전이 일어난다. 어드레스 방전시에는 상/하부 유전체층(14,22)에 벽전하가 형성된다. 서스테인기간에는 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)에 교번적으로 공급되는 교류신호에 의해 두 전극(12Y,12Z) 간에 서스테인 방전이 일어난다.
하지만, 이와 같은 종래의 교류 면방전 PDP는 서스테인 방전공간이 상부기판(10)의 중앙에 집중되어 방전공간의 활용도가 떨어진다. 이에 따라 방전면적이 축소되어 발광효율이 저하되는 문제점이 있다. 이와 같은 문제점을 해결하기 위하여 도 2 및 도 3에 도시된 바와 같은 5 전극 교류 면방전형 PDP가 제안되었다.
도 2 및 도 3은 종래의 5 전극 교류 면방전형 PDP의 방전셀 구조를 도시한 사시도 및 평면도이다.
도 2 및 도 3을 참조하면, 종래의 5 전극 교류 면방전형 PDP는 방전셀의 중앙부에 위치하게끔 상부기판(30) 상에 형성된 제 1 및 제 2 트리거전극(34Y,34Z)과, 방전셀의 가장자리에 위치하게끔 상부기판(30) 상에 형성된 제 1 및 제 2 서스테인전극(32Y,32Z)과, 트리거전극들(34Y,34Z)과 서스테인전극들(32Y,32Z)과 직교되는 방향으로 하부기판(40)의 중앙부에 형성된 어드레스 전극(42X)을 구비한다. 서스테인전극들(32Y,32Z) 및 트리거전극들(34Y,34Z)이 나란하게 형성된 상부기판(30)에는 상부 유전체층(36)과 보호막(38)이 적층된다. 어드레스전극(42X)이 형성된 하부기판(40) 상에는 하부 유전체층(44) 및 격벽(46)이 형성되며, 하부 유전체층(44)과 격벽(46) 표면에는 형광체층(48)이 도포된다. 방전셀 중앙부에 좁은 간격으로 형성된 트리거 전극들(34Y,34Z)은 서스테인 기간 중 교류펄스를 공급받아 서스테인 방전을 개시하기 위해 사용된다. 방전셀 가장자리에 넓은 간격으로 형성된 제 1 서스테인전극(32Y) 및 제 2 서스테인전극(32Z)은 서스테인 기간 중 교류펄스를 공급받아 트리거 전극들(34Y,34Z) 간에 방전이 개시된 다음 플라즈마 방전을 유지시키기 위해 사용된다.
이와 같은 종래의 5전극 교류 면방전형 PDP는 화상의 계조를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다. 리셋 기간에는 방전셀의 제 1 트리거전극(34Y)에 리셋펄스가 공급되어 방전셀 초기화를 위한 리셋 방전이 일어난다. 어드레스 기간에는 제 1 트리거전극(34Y)에 주사펄스를 순차적으로 공급함과 아울러 주사펄스에 동기된 데이터 펄스를 어드레스 전극(42X)에 공급한다. 이때, 데이터 펄스가 공급된 방전셀에서는 어드레스 방전이 일어난다. 이와 같은 어드레스 방전에 의해 제 1 트리거전극(34Y) 상에 벽전하가 형성된다. 서스테인 기간에는 제 1 및 제 2 서스테인전극(32Y,32Z)에 소정전압레벨을 갖는 서스테인 펄스가 교번적으로 공급됨과 아울러 제 1 및 제 2 트리거전극(34Y,34Z)에 서스테인 펄스보다 낮은 전압레벨을 갖는 트리거 펄스가 교번적으로 공급된다. 서스테인 펄스 및 트리거 펄스가 제 1 및 제 2 서스테인전극(32Y,32Z)과 제 1 및 제 2 트리거전극(34Y,34Z)에 공급되면 제 1 및 제 2 트리거전극(34Y,34Z) 사이에 트리거 방전이 일어난다. 이와 같이 트리거 방전이 일어나면 하전입자들이 생성되고, 이때 생성된 하전입자들의 프라이밍 효과에 의해 제 1 및 제 2 서스테인전극(32Y,32Z)간에 2차 방전이 유도된다.
하지만, 이와 같은 종래의 5전극 PDP에서는 어드레스 방전시 생성된 벽전하가 제 1 트리거전극(34Y) 상에만 형성되므로 제 1 및 제 2 서스테인전극(32Y,32Z)에서 발생되는 서스테인 방전시 벽전하를 이용할 수 없다. 따라서, 효율좋은 서스테인 방전을 일으키기 위해서는 제 1 및 제 2 서스테인전극(32Y,32Z)에 높은 전압레벨을 가지는 서스테인 펄스가 인가되어야 한다. 하지만, 제 1 및 제 2 서스테인전극(32Y,32Z)에 높은 전압레벨을 가지는 서스테인 펄스가 공급되면 하부기판(40)에 형성된 어드레스전극(42X)과 방전이 발생됨으로써 방전효율이 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 방전효율을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널을 제공하는데 있다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널을 나타내는 사시도.
도 2는 종래의 5전극 교류 면방전형 플라즈마 디스플레이 패널을 나타내는 사시도.
도 3은 도 2에 도시된 교류 면방전형 플라즈마 디스플레이 패널을 나타내는 단면도.
도 4는 본 발명의 실시예에 의한 교류 면방전형 플라즈마 디스플레이 패널을 나타내는 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10,30,50 : 상부기판12Y : 주사/서스테인전극
12Z : 공통서스테인전극14,22,36,44,56,64,66 : 유전체층
16,38,62 : 보호막18,40,60 : 하부기판
20X,42X,58X : 어드레스전극24,46 : 격벽
26,48 : 형광체층32Y,32Z,52Y,52Z : 서스테인전극
34Y,34Z,54Y,54Z : 트리거전극
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널은 상기부판에 형성됨과 아울러 방전셀의 중앙부에 형성되는 트리거전극들과, 방전셀의 주변부에 형성되며 트리거전극들과 상이한 층에 형성되는 서스테인전극쌍을 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 4를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4는 본 발명의 실시예에 의한 플라즈마 디스플레이 패널을 나타내는 단면도이다.
도 4를 참조하면, 본 발명의 PDP는 방전셀의 중앙부에 위치하게끔 상부기판(50) 상에 형성된 제 1 및 제 2 트리거전극(54Y,54Z)과, 방전셀의 가장자리에 위치하게끔 상부기판(50) 상에 형성된 제 1 및 제 2 서스테인전극(52Y,52Z)과, 트리거전극들(54Y,54Z)과 서스테인전극들(52Y,52Z)과 직교되는 방향으로 하부기판(60)의 중앙부에 형성된 어드레스 전극(58X)을 구비한다. 제 1 및 제 2 트리거전극(54Y,54Z)과 제 1 및 제 2 서스테인전극(52Y,52Z)은 서로 소정부분(L) 중첩될 수 있도록 서로 상이한 층에 형성된다. 제 1 및 제 2 트리거전극(54Y,54Z) 상에는 제 1 상부 유전체층(64)이 형성되고, 제 1 상부 유전체층(64) 상에 제 1 및 제 2 서스테인전극(52Y,52Z)이 형성된다. 이때, 제 1 및 제 2서스테인전극(52Y,52Z)은 제 1 및 제 2 트리거전극(54Y,54Z)과 소정부분(L) 중첩되게 형성된다. 제 1 및 제 2 서스테인전극(52Y,52Z) 상에는 제 2 상부 유전체층(66) 및 보호막(38)이 적층된다.
어드레스전극(58X)이 형성된 하부기판(60) 상에는 하부 유전체층(56) 및 도시되지 않은 격벽이 형성되며, 하부 유전체층(56)과 격벽의 표면에는 도시되지 않은 형광체층이 도포된다.
이와 같은 본 발명의 PDP는 화상의 계조를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다. 리셋 기간에는 방전셀의 제 1 트리거전극(54Y)에 리셋펄스가 공급되어 방전셀 초기화를 위한 리셋 방전을 일으킨다. 어드레스 기간에는 제 1 트리거전극(54Y)에 주사펄스를 순차적으로 공급함과 아울러 주사펄스에 동기된 데이터 펄스를 어드레스 전극(58X)에 공급한다. 이와 같이 데이터 펄스가 공급된 방전셀에서는 어드레스 방전이 일어나고, 어드레스 방전시 생성된 벽전하는 제 1 트리거전극(54Y) 상에 형성된다. 이때, 제 1 트리거전극(54Y) 및 제 1 서스테인전극(52Y)이 중첩되게 형성되므로 어드레스 방전시 생성된 벽전하는 제 1 서스테인전극(52Y)과 제 1 트리거전극(54Y)이 중첩된 부분(L)에도 형성된다. 서스테인 기간에는 제 1 및 제 2 서스테인전극(52Y,52Z)에 소정전압레벨을 갖는 서스테인 펄스가 교번적으로 공급됨과 아울러 제 1 및 제 2 트리거전극(54Y,54Z)에 서스테인 펄스보다 낮은 전압레벨을 갖는 트리거 펄스가 교번적으로 공급된다. 서스테인 펄스 및 트리거 펄스가 제 1 및 제 2 서스테인전극(52Y,52Z)과 제 1 및 제 2 트리거전극(54Y,54Z)에 공급되면 제 1 및 제 2 트리거전극(54Y,54Z) 사이에 트리거 방전이 일어난다. 이와 같이 트리거 방전이 일어나면 하전입자들이 생성되고, 이때 생성된 하전입자들의 프라이밍 효과에 의해 제 1 및 제 2 서스테인전극(52Y,52Z)간에 2차 방전이 유도된다. 이때, 제 1 서스테인전극(52Y) 및 제 1 트리거전극(54Y)이 중첩되는 부분에 벽전하가 형성되기 때문에 낮은 전압레벨을 가지는 서스테인 펄스를 공급할 수 있다. 즉, 벽전하의 전압만큼 낮은 전압레벨을 가지는 서스테인 펄스가 제 1 서스테인전극(52Y)에 공급될 수 있다. 또한, 제 1 서스테인전극(52Y) 및 제 1 트리거전극(54Y)이 중첩되도록 형성되고, 제 2 서스테인전극(52Z) 및 제 2 트리거전극(54Z)이 중첩되도록 형성되어 있기 때문에 트리거펄스 및 서스테인 펄스의 전압값이 중첩되게 된다. 따라서, 낮은 전압레벨을 가지는 서스테인 펄스를 인가할수 있으므로 방전효율을 향상시킬 수 있다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널에 의하면 서스테인전극들과 트리거전극들이 소정부분 중첩되게 형성되므로 어드레스 방전에 의해 형성된 벽전하를 서스테인 방전에 이용할 수 있다. 따라서, 낮은 전압레벨을 가지는 서스테인 펄스가 공급될 수 있어 방전효율이 향상된다. 나아가, 서스테인전극들에 공급되는 서스테인펄스의 전압값과 트리거전극들에 공급되는 트리거펄스의 전압값도 중첩된 영역에서 합쳐지기 때문에 낮은 전압레벨을 가지는 서스테인 펄스가 공급될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (3)

  1. 상기부판에 형성됨과 아울러 방전셀의 중앙부에 형성되는 트리거전극들과,
    상기 방전셀의 주변부에 형성되며 상기 트리거전극들과 상이한 층에 형성되는 서스테인전극쌍을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  2. 제 1 항에 있어서,
    상기 트리거전극들과 상기 서스테인전극쌍은 소정부분 중첩되도록 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  3. 제 1 항에 있어서,
    상기 트리거전극들 및 서스테인전극쌍의 사이에 형성되며 상기 트리거전극들을 덮도록 상기 상부기판 상에 형성되는 제 1 유전체층과,
    상기 서스테인전극쌍을 덮도록 상기 제 1 유전체층 상에 형성되는 제 2 유전체층과,
    상기 제 2 유전체층을 덮도록 형성되는 보호막을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
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