KR20020061384A - 반도체장치의 패시베이션층 형성방법 - Google Patents

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Abstract

본 발명은 반도체장치의 패시베이션층 형성방법에 관한 것으로서, 특히, USG막과 질화막의 이중층으로 패시베이션층 형성시 질화막에 다량 포함된 수소성분을 불소, 활 또는 탄소로 치환하여 수소로 인한 트랜지스터 소자의 특성 열화를 방지하여 소자의 신뢰성을 향상시키도록 한 반도체장치의 질화막 패시베이션층 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 패시베이션층 형성방법은 절연막과 질화막으로 이루어진 적층구조의 패시베이션층 형성방법에 있어서, 상기 절연막상에 상기 질화막 형성용 다수개의 종류의 기체로 구성된 소스기체중 수소가 포함된 제 1 기체를 불소, 탄소 또는 황이 포함된 제 2 기체로 대체하여 수소성분이 감소한 상기 질화막을 형성하는 공정을 포함하여 이루어진다. 바람직하게, 절연막은 USG(undoped silicate glass)로 형성하고, 상기 소스기체는 SiS2를 포함하거나, 트리메틸실레인(trimethylsilane)를 포함하거나 SiF4, NF3를 포함하여 이루어지고, 상기 질화막은 PECVD 또는 HDPCVD으로 형성한다.

Description

반도체장치의 패시베이션층 형성방법{Method of forming a passivation layer in a semiconductor device}
본 발명은 반도체장치의 패시베이션층 형성방법에 관한 것으로서, 특히, USG막과질화막의 이중층으로 패시베이션층 형성시 질화막에 다량 포함된 수소성분을 불소, 활 또는 탄소로 치환하여 수소로 인한 트랜지스터 소자의 특성 열화를 방지하여 소자의 신뢰성을 향상시키도록 한 반도체장치의 질화막 패시베이션층 형성방법에 관한 것이다.
반도체장치 제조공정중 최종 금속배선을 절연시키고 패키지공정 진행시 불순물로부터 소자를 보호하기 위한 패시베이션층(passivation layer)은 주로 SiH4(silane) 베이스 또는 TEOS[Si(OC2H5)4] 베이스 USG(undoped silicate glass)막을 하지층으로 하고 그 위에 배리어층으로 질화막을 형성하는 이중 구조로 형성한다. 이러한 구조의 패시베이션층에서 질화막의 형성공정은 소스가스로 수소가 포함된 것을 사용하므로 질화막에 약 20 atomic % 정도의 수소가 함유되는 것을 피할 수 없다.
즉, 질화막을 형성하기 위한 형성공정에서 소스가스로 사용되는 기체는 SiH4, NH3, N2(혹은, He) 등이 소스물질로 사용되므로 다량의 수소성분이 증착되는 질화막내에 함유된다. 이러한 수소성분은 패시베이션층 하부에 형성된 트랜지스터 소자로 침투가 용이하여 반도체소자의 특성을 열화시키는 패시베이션효과(passivation effect)를 초래한다.
따라서, 최근에는 수소농도가 약 10 atomic % 정도로 다소 적은 옥시나이트라이드(oxynitride)를 패시베이션층의 배리어층으로 사용하거나, 나이트라이드막을 전혀 사용하지 않는 USG 단일막을 사용하기도 한다.
그러나, 옥시나이트라이드를패시베이션층의 배리어층으로 사용한다 하여도 다량의수소성분을 모두 제거할 수는 없으며, 또한, 페시메이션층으로 USG단일막을 사용하는 경우에도 모빌 이온(mobile ion) 등의 외부 불순물로부터 반도체소자를 보호하기에는 불충분하다.
도 2는 폴리실리콘층의 표면에 형성된 댕글링 본드를 나타내는 모식도이고, 도 3은 종래 기술에 따라 폴리실리콘층의 댕글링 본드에 수소가 결합된 모식도이다.
도 2를 참조하면, 실리콘층의 표면에 특정 원자와 결합하기 위한 실리콘원자들의 결합손인 댕글링본드(DB)가 표시되되어 있다.
이러한, 댕글링본드(DB)는 표면의 안정화를 위하여 소정의 원자와 결합하게된다.
도 3을 참조하면, 실리콘 원자의 빈 결합손인 댕글링본드에 수소가 하이드로겐 패시베이션(hydrogen passivation)에 의하여 각각 결합된 구조가 도시되어 있다.
도 5는 종래 기술에 따라 형성된 패시베이션층의 질화막 구조를 나타내는 모식도이다.
도 5를 참조하면, PECVD(plasma enhanced chemical vapor deposition)에 의하여 증착된 질화막의 내부에 수소(H)가 결합된 구조를 나타낸다. 이러한 수소 성분은 상기에서 설명한 바와 같이 소스기체에 포함된 수소성분으로 패시베이션용 질화막이 증착됨에 따라 질화막의 내부에 실리콘원자와 결합된 상태로 존재한다.
그러나, 상술한 종래의 패시베이션층 형성방법은 다량의 수소성분이 증착되는 질화막내에 함유되어 이러한 수소성분의 패시베이션층 하부에 형성된 트랜지스터 소자로 침투가 용이하여 반도체소자의 특성을 열화시키는 패시베이션효과(passivation effect)를 초래하는 문제점이 있다.
따라서, 본 발명의 목적은 USG막과 질화막의 이중층으로 패시베이션층 형성시 질화막에 다량 포함된 수소성분을 불소, 활 또는 탄소로 치환하여 수소로 인한 트랜지스터 소자의 특성 열화를 방지하여 소자의 신뢰성을 향상시키도록 한 반도체장치의 질화막 패시베이션층 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 패시베이션층 형성방법은 절연막과 질화막으로 이루어진 적층구조의 패시베이션층 형성방법에 있어서, 상기 절연막상에 상기 질화막 형성용 다수개의 종류의 기체로 구성된 소스기체중 수소가 포함된 제 1 기체를 불소, 탄소 또는 황이 포함된 제 2 기체로 대체하여 수소성분이 감소한 상기 질화막을 형성하는 공정을 포함하여 이루어진다.
바람직하게, 절연막은 USG(undoped silicate glass)로 형성하고, 상기 소스기체는 SiS2를 포함하거나, 트리메틸실레인(trimethylsilane)를 포함하거나 SiF4, NF3를 포함하여 이루어지고, 상기 질화막은 PECVD(plasma enhanced chemical vapor deposition) 또는 HDPCVD(high density plasma chemical vapor deposition)으로 형성한다.
도 1은 패시베이션층이 형성된 반도체장치의 단면도
도 2는 폴리실리콘층의 표면에 형성된 댕글링 본드를 나타내는 모식도
도 3은 종래 기술에 따라 폴리실리콘층의 댕글링 본드에 수소가 결합된 모식도
도 4는 본 발명에 따라 폴리실리콘층의 댕글링 본드에 불소가 결합된 모식도
도 5는 종래 기술에 따라 형성된 패시베이션층의 질화막 구조를 나타내는 모식도
도 6은 본 발명에 따른 패시베이션층의 수소가 황(S)으로 치환된 질화막 구조 모식도
도 7은 본 발명에 따른 패시베이션층의 수소가 탄소(C)로 치환된 질화막 구조 모식도
도 8은 본 발명에 따른 패시베이션층의 수소가 불소(F)로 치환된 질화막 구조 모식도
트랜지스터등의 반도체 소자를 보호하기 위한 패시베이션층의 상부 구조막으로 사용되는 질화막의 확산도(diffusivity)가 큰 수소 성분을 제거하기 위하여, 본 발명에서는 확산도가 작은 F, C, 또는 S를 수소와 치환되도록 질화막증착공정을 진행한다. 따라서, 증착되는 질화막은 고유특성인 배리어특성을 그대로 유지하면서 수소농도를 감소시키므로 트랜지스터의 특성열화를 방지하며 소자의 신뢰도를 향상시킨다.
패시베이션층의 상부 구조는 모빌 이온(mobile ion) 등의 외부불순물로부터 반도체장치의 소자를 보호하기 위하여 배리어 특성이 탁월한 실리콘질화막(silicon nitride layer)을 PECVD(palsma enhanced chemical vapor deposition) 또는 HDPCVD(high density plasma chemical vapor deposition)방법에 의하여 증착하여 형성한다.
그리고, 패시베이션층의 하부 구조로 USG(undoped silicate glass)막을 질화막 하부에 형성하여 SM(stress migration) 특성을 향상시킨다.
이와 같이, 하부에 질화막이 위치하고 상부에 USG막이 위치한 구조의 패시베이션층에서 질화막에 다량의 수소성분이 포함되는 현상을 방지하기 위하여, 본 발명에서는 질화막 형성용 소스기체로 사용되는 SiH4, NH3, N2(혹은 He)중 SiH4를 SiF4로 대체하고 NH3를 NF3로 대체하여 질화막에 포함되는 수소성분을 모두 제거한다.
또한, 상기와 같이 수소성분이 포함된 소스기체에서 수소를 포함한 소스기체를 수소성분을 포함하지 않은 기체로 대체하면 증착공정중 약간의 식각공정이 수반되어 개선된 갭-필링(gap filling)공정을 구현하게 된다.
본 발명에 따라 증착되는 질화막은 질화막 자체의 전체적인 구조(network structure)의 변화없이 H가 F로 치환되므로 질화막 고유특성인 배리어 특성에는 변화가 없다.
그리고, 상기한 질화막 형성용 소스기체에서 SiH4대신 트리메틸실레인(trimethylsilane)을 사용하여도 질화막내의 수소농도를 상당히 감소시키며 질화막형성반응에서 SiC가 형성되어 배리어특성을 향상시키는 동시에 수소에 의한 악영향을 개선할 수 있다.
또한, 본 발명의 또 다른 실시예로 질화막 형성용 소스기체중 SiH4대신 SiS2등을 사용하여 수소성분을 S로 치환시켜 우수한 배리어특성 및 패시베이션효과를 개선한다.
따라서, 본 발명의 실시예들에 따르면 질화막에 포함된 H 성분을 F, C 또는 S로 치환하여 질화막의 우수한 배리어특성을 유지하며 패시베이션효과를 개선한다.
또한, 본 발명은 수소로 인한 패시베이션효과를 최소하기 위하여 패시베이션층의 질화막 형성공정에 적용될 뿐만아니라, 폴리실리콘의 댕글링본드를 제거할 목적으로 H-패시베이션 대신 F-패시베이션에 적용될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 1은 패시베이션층이 형성된 반도체장치의 단면도이다.
도 1을 참조하면, 트랜지스터 등의 반도체소자가 형성된 반도체기판인 실리콘기판(10)상에 산화막등의 절연체로 층간절연층(11)이 형성되고, 소자들을 전기적으로 연결하는 제 1 금속배선(12)이 위치한다.
그리고, 금속배선간의 절연을 위하여 평탄화된 금속배선절연층(inter metal dielectric layer, 13)이 제 1 금속배선(12)을 덮으며 층간절연층(13)상에 형성되어 있다.
금속배선절연층(13)상에는 비어홀에 형성된 텅스텐 등의 도전체로 이루어진 플러그(14)를 통하여 제 1 배선(12)과 전기적으로 연결된 최종배선인 제 2 배선(15)이 형성되어 있다.
그 다음, 제 2 배선(15)을 덮도록 제 1 층(16)과 제 2 층(17)으로 이루어진 패시베이션층이 형성되어 있다. 이때, 제 1 층(16)은 갭-필링(gap filling)특성이 우수한 USG(undoped silicate glass)로 형성하고, 제 2 층(17)은 모빌 이온등의 침투에 대한 배리어특성이 우수한 질화막을 증착하여 형성한다.
본 발명의 실시예에서는 질화막(17) 형성용 소스기체로 사용되는 SiH4, NH3, N2(혹은 He)중 SiH4를 SiF4로 대체하고 NH3를 NF3로 대체하여 질화막에 포함되는 수소성분을 모두 제거한다. 이때, 질화막(17)은 PECVD(palsma enhanced chemical vapor deposition) 또는 HDPCVD(high density plasma chemical vapor deposition)방법에 의하여 증착하여 형성할 수 있다.
따라서, 질화막인 제 2 층(16)에는 이상적으로 수소성분이 존재하지 않고, 게다가, 소스기체 특성상 증착도중 약간의 식각공정이 수반되어 질화막 증착시 갭-필링 특성이 향상된다.
도 6은 본 발명에 따른 패시베이션층의 수소가 황(S)으로 치환된 질화막 구조 모식도이다.
도 6을 참조하면, 질화막 형성용 소스기체인 SiH4, NH3, N2(혹은 He)중 SiH4를 SiS2로 대체하여 형성되는 질화막의 수소성분을 S로 치환시켜 우수한 배리어특성을 유지하고 패시베이션효과를 개선한다. 이때, 질화막은 PECVD(palsma enhanced chemical vapor deposition) 또는 HDPCVD(high density plasma chemical vapor deposition)방법에 의하여 증착하여 형성할 수 있다.
도 7은 본 발명에 따른 패시베이션층의 수소가 탄소(C)로 치환된 질화막 구조 모식도이다.
도 7을 참조하면, 질화막 형성용 소스기체인 SiH4, NH3, N2(혹은 He)중 SiH4대신 트리메틸실레인(trimethylsilane)을 사용하여 형성하므로 질화막내의 수소농도를 상당히 감소시키며 질화막형성반응에서 SiC가 형성되어 배리어특성을 향상시키는 동시에 수소에 의한 악영향을 개선할 수 있다. 이때, 질화막은 PECVD(palsma enhanced chemical vapor deposition) 또는 HDPCVD(high density plasma chemical vapor deposition)방법에 의하여 증착하여 형성할 수 있다.
도 8은 본 발명에 따른 패시베이션층의 수소가 불소(F)로 치환된 질화막 구조 모식도이다.
도 8을 참조하면, 질화막 형성용 소스기체인 SiH4, NH3, N2(혹은 He)중 SiH4를 SiF4로 대체하고 NH3를 NF3로 대체하여 질화막에 포함되는 수소성분을 모두 제거한다. 따라서, 상기와 같이 수소성분이 포함된 소스기체에서 수소를 포함한 소스기체를 수소성분을 포함하지 않은 기체로 대체하면 증착공정중 약간의 식각공정이 수반되어 개선된 갭-필링(gap filling)공정을 구현하게 된다.
본 발명의 실시예에 따라 증착되는 질화막은 질화막 자체의 전체적인 구조(network structure)의 변화없이 H가 F로 치환되므로 질화막 고유특성인 배리어 특성에는 변화가 없다.
도 4는 본 발명의 또 다른 실시예에 따라 폴리실리콘층의 댕글링 본드에 불소가 결합된 모식도이다.
도 4를 참조하면, 수소로 인한 패시베이션효과를 최소하기 위하여 패시베이션층의 질화막 형성공정에 적용될 뿐만아니라, 폴리실리콘의 댕글링본드를 제거할 목적으로 H-패시베이션 대신 F-패시베이션에 적용될 수 있다.
따라서, 본 발명은 질화막에 포함된 H 성분을 F, C 또는 S로 치환하여 질화막의 우수한 배리어특성을 유지하며 패시베이션효과를 개선하고, 또한, 수소성분이 포함된 소스기체에서 수소를 포함한 소스기체를 수소성분을 포함하지 않은 기체로 대체하면 증착공정중 약간의 식각공정이 수반되어 개선된 갭-필링(gap filling)공정을 구현하여 소자특성을 보호하여 소자의 신뢰성을 향상시키는 장점이 있다.

Claims (7)

  1. 절연막과 질화막으로 이루어진 적층구조의 패시베이션층 형성방법에 있어서,
    상기 절연막상에 상기 질화막 형성용 다수개의 종류의 기체로 구성된 소스기체중 수소가 포함된 제 1 기체를 불소, 탄소 또는 황이 포함된 제 2 기체로 대체하여 수소성분이 감소한 상기 질화막을 형성하는 반도체장치의 패시베이션층 형성방법.
  2. 청구항 1에 있어서,
    상기 절연막은 USG(undoped silicate glass)로 형성하는 것이 특징인 반도체장치의 패시베이션층 형성방법.
  3. 청구항 1에 있어서,
    상기 소스기체는 SiS2를 포함하여 이루어진 것이 특징인 반도체장치의 패시베이션층 형성방법.
  4. 청구항 1에 있어서,
    상기 소스기체는 트리메틸실레인(trimethylsilane)를 포함하여 이루어진 것이 특지인 반도체장치의 패시베이션층 형성방법.
  5. 청구항 1에 있어서,
    상기 소스기체는 SiF4, NF3를 포함하여 이루어진 것이 특징인 반도체장치의 패시베이션층 형성방법.
  6. 청구항 1에 있어서,
    상기 질화막은 PECVD(plasma enhanced chemical vapor deposition) 또는 HDPCVD(high density plasma chemical vapor deposition)으로 형성하는 것이 특징인 반도체장치의 패시베이션층 형성방법.
  7. 청구항 1에 있어서,
    상기 패시베이션층은 최종 배선이 형성된 금속배선절연층상에 형성하는 것이 특징인 반도체장치의 패시베이션층 형성방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100580774B1 (ko) * 2004-12-24 2006-05-15 동부일렉트로닉스 주식회사 플라즈마를 이용한 반도체 소자의 절연막 형성 방법
US7618900B2 (en) 2006-12-28 2009-11-17 Dongbu Hitek Co., Ltd. Semiconductor device and method of fabricating semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100312377B1 (ko) * 1995-06-28 2003-08-06 주식회사 하이닉스반도체 반도체소자의보호막제조방법
JPH118234A (ja) * 1997-06-17 1999-01-12 Rohm Co Ltd 半導体装置
KR100273388B1 (ko) * 1997-12-30 2000-12-15 구자홍 갈륨비소 화합물 반도체 소자 및 그 제조방법
US6639264B1 (en) * 1998-12-11 2003-10-28 International Business Machines Corporation Method and structure for surface state passivation to improve yield and reliability of integrated circuit structures

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100580774B1 (ko) * 2004-12-24 2006-05-15 동부일렉트로닉스 주식회사 플라즈마를 이용한 반도체 소자의 절연막 형성 방법
US7618900B2 (en) 2006-12-28 2009-11-17 Dongbu Hitek Co., Ltd. Semiconductor device and method of fabricating semiconductor device
US7936050B2 (en) 2006-12-28 2011-05-03 Dongbu Hitek Co., Ltd. Semiconductor device and method of fabricating semiconductor device

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