KR20020059641A - 역률 보상용 정류기 회로 - Google Patents

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Abstract

본 발명은 브리지 장치내의 제 1 다이오드(D1), 제 2 다이오드(D2), 제 3 다이오드(D3) 및 제 4 다이오드(D4)와, 인덕턴스(L1) 및 커패시턴스(C1)를 포함하며, 브리지 장치의 제 1 극(10)과 제 2 극(12)은 적어도 하나의 교류 전압 성분을 갖는 공급기(U)에 연결된 역률 보상용 정류기 회로에 관한 것이다. 인덕턴스(L1)는 제 3 극(14) 또는 제 4 극(16)과 직렬로 연결되며, 커패시터(C1)는 제 1 극(10)과 제 2 극(12) 사이에 배치되고, 4 개의 다이오드(D1,D2,D3,D4)중 2 개는 고속-회복 다이오드로 구현된다.

Description

역률 보상용 정류기 회로{RECTIFIER CIRCUIT SUITED TO POWER FACTOR CORRECTION}
이러한 장치는 종래 기술로 공지되어 있고 도 1a 내지 도 1d에 도시되어 있다.
본 발명이 해결하고자 하는 과제는 도 1a 내지 도 1d의 회로와 관련되어 있다. 2001년 이후로, 메인 전류 고조파(mains current harmonics)가 25W이하의 메인 전력(mains power)을 갖는 시스템에서도 준수되는 IEC 1000-3-2 요건을 만족해야 한다. 대다수의 램프 형태는 스파크 억제 필터의 2단계 다운스트림(downstream)이 메인 정류기(mains rectifier)인 전자 장치를 사용해야 한다. IEC 1000-3-2를 준수하기 위해서, 역률 보상, 간략히 PFC가 필요하다. 도 1a는 다음의 역률 보상을 위해 설계된 종래 기술로 공지되어 있는 메인 정류기를도시한다. 이러한 경우에, 메인 정류기는 브리지 장치에서 4 개의 다이오드(D1 내지 D4)를 포함한다. 브리지 장치는 제 1 극(10), 제 2 극(12), 제 3 극(14) 및 제 4 극(16)을 포함하고, 제 1 및 제 2 극(10,12)은 적어도 하나의 AC 전압 성분을 갖는 소스에 연결된다. 제 3 및 제 4 전극(14,16)은 커패시턴스(C1)를 통해 서로 연결되고, 커패시턴스(C1)는 작다. 특히, 수 십 nF 범위이다. 제 4 극(16)은 접지되지만, 제 3 극(14)는 다이오드(D5)를 경유하여 인덕턴스(L1)에 연결된다. 화살표(18)는 매우 큰 저장 커패시턴스가 화살표 방향으로 있는 회로의 나머지 부분 방향을 지시하며, 저장 커패시턴스는 DC 전압을 장비에 공급한다. 도시된 바와 같이, 메인 정류기는 인덕턴스에 연결되어 적절히 로딩되도록 하는 것이 특히 바람직하다. 또한 PFC 회로는 높은 주파수에서 스위칭하는 적어도 하나의 스위칭 엘리먼트(도시안됨)를 포함하며, 스위칭 엘리먼트는, 대부분 사인형인, 전압에 가능한 비례하도록 메인 전류를 제어한다.
PFC 동작의 단점은 이러한 높은 주파수 스위칭 엘리먼트의 스위칭 전압이 인덕턴스(L1)를 통해 상승하고 역전류가 메인 정류기로 흐른다는 것 - 즉, 잘못된 경로의 흐름이 된다는 것이다. 특히, 그 결과로 커패시터(C1)는 역전류에 의해 충전되고, 메인으로부터 나온 전류내에 전류 홀이 발생된다는 것이다. 즉, 전류가 특정 주기동안 흐르지 않는다. 이것은 저속 메인 다이오드(D1 내지 D4)내의 턴오프 역전류 지속시간이 PFC 회로내에서 높은 주파수에서 스위칭하는 스위칭 엘리먼트 주기의 대략 절반에 해당하기 때문에 가능하다. 해결책으로서, 다이오드(D1 내지 D4)를 갖는 메인 정류기의 출력은 추가의 고속 다이오드(D5)를 갖는데, 고속 다이오드(D5)는 PFC 인덕턴스와 직렬로 연결되며, 다운스트림에 작은 커패시턴스(C1)가 연결된다.
블록(20)은 PFC 회로를 구성하는 엘리먼트를 조합한 것이다.
도 1b는 고속 다이오드(D5)가 제 4 극(16)과 접지 사이에 연결되지만, 인덕턴스는 제 3 극(14)에 바로 연결된 다소 수정된 변형을 도시한다. 도 1c에 도시된 회로에서, 제 4 극(16)은 인덕턴스(L1)를 통해 접지되지만, 고속 다이오드(D5)는 제 3 극(14)에 연결된다. 도 1d에 도시된 회로에서, 고속 다이오드(D5)와 인덕턴스(L1)를 포함하는 직렬 회로는 제 4 극(16)과 접지 사이에 배치된다.
종래기술로 공지된 이러한 회로에 기초하여, 본 발명의 목적은 소수의 부품을 사용하여 구성될 수 있는, 특히, 다이오드(D5)가 사용되지 않는 일반적인 정류기 회로를 개발하는 것이다.
본 발명은 브리지 장치내의 제 1 다이오드, 제 2 다이오드, 제 3 다이오드 및 제 4 다이오드와, 인덕턴스 및 커패시턴스를 포함하고, 적어도 하나의 AC 전압 성분을 갖는 소스에 연결된 브리지 장치의 제 1 극 및 제 2 극을 가지며, 인덕턴스는 제 3 극 또는 제 4 극에 직렬로 배치된 역률 보상(power factor correction)용 정류기 회로에 관한 것이다.
도 1a 내지 도 1d는 종래 기술로 공지된 4 개의 역률 보상용 정류기 회로이다.
도 2a 내지 도 2d는 본 발명에 따라서 단일 커패시턴스(C1)를 갖는 4 개의 역률 보상용 정류기 회로이다.
도 3a 내지 도 3d는 본 발명에 따라서 추가로 역률 보상용 정류기 회로 4 개를 도시하는데, 커패시터(C1)는 2 개의 커패시턴스 엘리먼트로 구성되고, 2 개의 커패시턴스 엘리먼트의 중간점은 브리지 장치의 제 3 또는 제 4 극에 연결된다.
이러한 목적은 청구한 제 1 항의 특징부를 갖는 정류기 회로에 의해 실현된다.
본 발명은 다이오드(D5)가 정류기의 4 개의 다이오드중 2 개의 고속 다이오드에 의해 대체될 수 있으며, 커패시턴스(C1)가 제 1 극과 제 3 극 사이에 연결되어야 하는 사상에 기초한다. 이러한 방법은 제 5 다이오드의 필요성을 제거한다. 또 다른 장점은 커패시턴스가 스파크를 억제하는 x-커패시터로서 동시에 동작함으로써 얻어질 수 있다.
바람직한 일 실시예에서, 커패시턴스(C1)는 직렬로 연결된 제 1 커패시턴스엘리먼트와 제 2 커패시턴스 엘리먼트에 의해 구성되며, 제 1 커패시턴스 엘리먼트와 제 2 커패시턴스 엘리먼트 사이의 접점은 브리지 장치의 제 3 극 또는 제 4 극에 연결된다. 이러한 방법은 각각의 퍼텐셜이 RF 전압과 관련하여 매우 신뢰성있게 한정될 수 있는 장점을 갖는다. 이와 관련하여, 2 개의 커패시턴스 엘리먼트 사이의 접점은 2 개의 저속 다이오드와 공통인 극에 연결된다.
커패시턴스(C1)가 커패시턴스 엘리먼트로 분할되는지와 관계없이, 다음 4 개의 바람직한 실시예가 구현된다.
이와 관련하여, 제 1 다이오드는 제 1 극과 제 3 극 사이에 연결될 수 있으며, 제 2 다이오드는 제 1 극과 제 4 극 사이에 연결될 수 있고, 제 3 다이오드는 제 4 극과 제 2 극 사이에 연결될 수 있으며, 제 4 다이오드는 제 2 극과 제 3 극 사이에 연결될 수 있다. 다음으로 제 1 실시예는 제 1 다이오드와 제 4 다이오드가 고속 다이오드 형태이며, 인덕턴스가 제 3 극과 직렬로 배치되고, 제 4 극이 접지된다는 점에서 구별된다. 제 2 실시예에서, 제 2 다이오드와 제 3 다이오드는 고속 다이오드 형태이며, 인덕턴스는 제 3 극과 직렬로 배치되고, 제 4 극은 접지된다. 제 3 실시예에서, 제 1 다이오드와 제 4 다이오드는 고속 다이오드 형태이며, 인덕턴스는 제 4 극과 직렬로 배치되고, 제 4 극은 인덕턴스를 통해 접지된다. 제 4 실시예에서, 제 2 다이오드와 제 3 다이오드는 고속 다이오드 형태이며, 인덕턴스는 제 4 극과 직렬로 배치되고, 제 4 극은 접지된다. 반드시 고속 다이오드 형태가 될 필요가 없는 다이오드는 저속 다이오드 형태가 될 수 있다.
이와 관련하여, 고속 다이오드는 턴오프 역전류의 지속시간이 10ns 내지100ns 사이인 다이오드를 의미한다. 턴오프 역전류 지속시간이 1㎲ 내지 20㎲ 사이일 때 저속 다이오드라고 부른다.
다른 유리한 실시예를 종속항에서 볼 수 있다.
본 발명에 대한 다수의 실시예가 하기에서 첨부된 도면과 관련하여 상세하게 설명된다.
본 발명의 실시예가 도 2a 내지 도 2d에 도시되어 있다. 이러한 경우에, 도 2a 와 도 3a에 도시된 실시예는 도 1a에서 기원하며, 도 2b 와 도 3b에 도시된 실시예는 도 1b에서 기원하고, 도 2c 와 도 3c에 도시된 실시예는 도 1c에서 기원하며, 도 2d 와 도 3d에 도시된 실시예는 도 1d에서 기원한다. 도 1a 내지 도 1d에 대응하는 도 2a 내지 도 2d와 도 3a 내지 도 3d는 동일한 참조 번호를 사용하며 반복하여 설명하지 않는다.
도 2a 내지 도 2d의 실시예가 도 1a 내지 도 1d의 실시예와 다른 점은, 각각의 실시예에서, PFC 회로 부품으로서 블록(22)내의 인덕턴스(L1)와 결합하는 2 개의 다이오드가 고속 다이오드의 형태이며, 커패시터(C1)가 제 1 극(10)과 제 2 극(12) 사이에 배치된다는 것이다.
도 3a 내지 도 3d의 실시예가 도 2a 내지 도 2d의 실시예와 다른 점은 커패시턴스(C1)가 2 개의 커패시턴스 엘리먼트(C2, C3)로 구성되며, 커패시턴스 엘리먼트(C2,C3) 사이의 접점은 고속 다이오드의 형태가 될 필요가 없는 2 개의 다이오드, 즉 블록(22)내에 배치되지 않는 다이오드와 공통하는 극에 연결된다는 것이다.

Claims (7)

  1. 브리지 장치내 제 1 다이오드(D1), 제 2 다이오드(D2), 제 3 다이오드(D3) 및 제 4 다이오드(D4)와, 인덕턴스(L1) 및 커패시턴스(C1)를 포함하며, 상기 브리지 장치의 제 1 극(10)과 제 2 극(12)이 적어도 하나의 AC 전압 성분을 갖는 소스(U)에 연결되고, 상기 인덕턴스(L1)는 제 3 극 또는 제 4 극과 직렬로 배치된 역률 보상용 정류기 회로로서,
    상기 커패시턴스(C1)는 상기 제 1 극(10)과 상기 제 2 극(12) 사이에 연결되고, 상기 4 개의 다이오드(D1,D2,D3,D4)중 2 개는 고속 다이오드의 형태인 역률 보상용 정류기 회로.
  2. 제 1 항에 있어서, 상기 커패시턴스(C1)는 직렬로 연결된 제 1 커패시턴스 엘리먼트(C2)와 상기 제 2 커패시턴스 엘리먼트(C3)에 의해 형성되며, 상기 제 1 커패시턴스 엘리먼트(C2)와 제 2 커패시턴스 엘리먼트(C3) 사이의 접점은 상기 브리지 장치의 제 3 극(14) 또는 제 4 극(16)에 연결된 것을 특징으로 하는 역률 보상용 정류기 회로.
  3. 제 2 항에 있어서, 상기 제 1 커패시턴스 엘리먼트(C2)와 상기 제 2 커패시턴스 엘리먼트(C3) 사이의 접점은 상기 고속 다이오드 형태가 될 필요가 없는 다이오드 사이의 접점에 연결된 것을 특징으로 하는 역률 보상용 정류기 회로.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 제 1 다이오드(D1)는 상기 제 1 극(10)과 상기 제 3 극(14) 사이에 연결되며, 상기 제 2 다이오드(D2)는 상기 제 1 극(10)과 상기 제 4 극(16) 사이에 연결되고, 상기 제 3 다이오드(D3)는 상기 제 4 극(10)과 상기 제 2 극(16) 사이에 연결되며, 및 상기 제 4 다이오드(D4)는 상기 제 2 극(12)과 상기 제 3 극(14) 사이에 연결되고, 상기 제 1 다이오드(D1)와 상기 제 4 다이오드(D4)는 고속 다이오드 형태이며, 상기 인덕턴스(L1)는 상기 제 3 극(14)과 직렬로 배치되고, 상기 제 4 극(16)은 접지된 것을 특징으로 하는 역률 보상용 정류기 회로.
  5. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 제 1 다이오드(D1)는 상기 제 1 극(10)과 상기 제 3 극(14) 사이에 연결되며, 상기 제 2 다이오드(D2)는 상기 제 1 극(10)과 상기 제 4 극(16) 사이에 연결되고, 상기 제 3 다이오드(D3)는 상기 제 4 극(16)과 상기 제 2 극(12) 사이에 연결되며, 및 상기 제 4 다이오드(D4)는 상기 제 2 극(12)과 상기 제 3 극(14) 사이에 연결되고, 상기 제 2 다이오드(D2)와 상기 제 3 다이오드(D3)는 고속 다이오드 형태이며, 상기 인덕턴스(L1)는 상기 제 3 극(14)과 직렬로 배치되고, 상기 제 4 극(16)은 접지된 것을 특징으로 하는 역률 보상용 정류기 회로.
  6. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 제 1 다이오드(D1)는 상기 제 1 극(10)과 상기 제 3 극(14) 사이에 연결되며, 상기 제 2 다이오드(D2)는 상기 제 1 극(10)과 상기 제 4 극(16) 사이에 연결되고, 상기 제 3 다이오드(D3)는 상기 제 4 극(16)과 상기 제 2 극(12) 사이에 연결되며, 및 상기 제 4 다이오드(D4)는 상기 제 2 극(12)과 상기 제 3 극(14) 사이에 연결되고, 상기 제 1 다이오드(D1)와 상기 제 4 다이오드(D4)는 고속 다이오드 형태이며, 상기 인덕턴스(L1)는 상기 제 4 극(16)과 직렬로 배치되고, 상기 제 4 극(16)은 상기 인덕턴스(L1)를 통해 접지된 것을 특징으로 하는 역률 보상용 정류기 회로.
  7. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 제 1 다이오드(D1)는 상기 제 1 극(10)과 상기 제 3 극(14) 사이에 연결되며, 상기 제 2 다이오드(D2)는 상기 제 1 극(10)과 상기 제 4 극(16) 사이에 연결되고, 상기 제 3 다이오드(D3)는 상기 제 4 극(16)과 상기 제 2 극(12) 사이에 연결되며, 및 상기 제 4 다이오드(D4)는 상기 제 2 극(12)과 상기 제 3 극(14) 사이에 연결되고, 상기 제 2 다이오드(D2)와 상기 제 3 다이오드(D3)는 고속 다이오드 형태이며, 상기 인덕턴스(L1)는 상기 제 4 극(16)과 직렬로 배치되고, 상기 제 4 극(16)은 상기 인덕턴스(L1)를 통해 접지된 것을 특징으로 하는 역률 보상용 정류기 회로.
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