JP2021035223A - 力率改善回路 - Google Patents

Abstract

【課題】出力される高電圧に比して、低い電圧の耐圧仕様のデバイスを用いて構成することが可能な力率改善回路を提供する。【解決手段】力率改善回路１は、第１入力端子５１にコイル４を介して接続された第１交流端１１ｃを有する第１ダイオードブリッジ１１と、第１ダイオードブリッジの正極端１１ａと負極端１１ｂとの間に接続された第１半導体素子２１と、第２入力端子５２に接続された第１交流端１２ｃを有する第２ダイオードブリッジ１２と、第２ダイオードブリッジの正極端１２ａと負極端１２ｂとの間に接続された第２半導体素子２２と、第１コンデンサ４１と第２コンデンサ４２との直列接続体の一方端が第１出力端子５３に接続され、他方端が第２出力端子５４に接続された出力コンデンサ４１、４２と、直列接続体における中間接続点が第１ダイオードブリッジの第２交流端１１ｄと第２ダイオードブリッジの第２交流端１２ｄとに接続されている。【選択図】図１

Description

本発明は、電源装置に用いられる力率改善回路に関する。

高調波が発生するおそれのある電源装置には力率改善回路（ＰＦＣ）が設けられている。力率改善回路は、電源装置において発生する高調波電流を規制値以下に抑制するために設けられている。

特開２０１７−５５５４４号公報

近年の電気機器においては、商用電源電圧（例えば１００Ｖ、２００Ｖ）から、より高い直流電圧を必要とする電源装置が求められる場合がある。このようなより高い直流電圧を形成するための電源装置に用いられる力率改善回路には、昇圧された高電圧に対応して、耐圧の高いデバイスを用いる必要がある。しかしながら、このような耐圧の高いデバイスを用いることは、デバイスの価格が上昇し、デバイスの実装面積が比較的に大きくなり、装置としての製造コストを上昇させることになる。このような力率改善回路を用いた電源装置においては、この分野における根本的な課題である小型化および低価格化に対応することが困難な構成となる。

本発明は、出力される高電圧に比して、低い電圧の耐圧仕様のデバイスを用いることが可能な力率改善回路の提供を目的とするものである。

本発明に係る一態様の力率改善回路は、
交流電圧が入力される第１入力端子および第２入力端子と、
負荷に接続され、直流電圧を出力する第１出力端子および第２出力端子と、
前記第１入力端子に接続された第１交流端を有する第１ダイオードブリッジと、
前記第１ダイオードブリッジの正極端と負極端との間に接続された第１半導体素子と、
前記第２入力端子に接続された第１交流端を有する第２ダイオードブリッジと、
前記第２ダイオードブリッジの正極端と負極端との間に接続された第２半導体素子と、
第１コンデンサと第２コンデンサとの直列接続体で構成され、前記直列接続体の一方端が前記第１出力端子に接続され、前記直列接続体の他方端が前記第２出力端子に接続された出力コンデンサと、
前記第１ダイオードブリッジの正極端と前記第１出力端子との間に接続された第１ダイオードと、
前記第１ダイオードブリッジの負極端と前記第２出力端子との間に接続された第２ダイオードと、
前記第２ダイオードブリッジの正極端と前記第１出力端子との間に接続された第３ダイオードと、
前記第２ダイオードブリッジの負極端と前記第２出力端子との間に接続された第４ダイオードと、を備え、
前記直列接続体における前記第１コンデンサと前記第２コンデンサとの接続点が前記第１ダイオードブリッジの第２交流端と前記第２ダイオードブリッジの第２交流端とに接続されている。

本発明によれば、力率の改善を行うと共に、出力される高電圧に比して、低い電圧の耐圧仕様のデバイスを用いて構成することが可能となり、小型化および低価格化を達成することが可能な力率改善回路を提供することができる。

本発明の実施の形態１に係る力率改善回路を示す回路図 実施の形態１の力率改善回路における第１入力端子に正電圧が入力されたときの電流経路を示す回路図 実施の形態１の力率改善回路における第１入力端子に正電圧が入力されたときの電流経路を示す回路図 実施の形態１の力率改善回路における第１入力端子に正電圧が入力されたときの電流経路を示す回路図 実施の形態１の力率改善回路における第１入力端子に正電圧が入力されたときの電流経路を示す回路図 実施の形態１の力率改善回路における第１入力端子に負電圧が入力されたときの電流経路を示す回路図 実施の形態１の力率改善回路における第１入力端子に負電圧が入力されたときの電流経路を示す回路図 実施の形態１の力率改善回路における第１入力端子に負電圧が入力されたときの電流経路を示す回路図 実施の形態１の力率改善回路における第１入力端子に負電圧が入力されたときの電流経路を示す回路図 実施の形態１の力率改善回路における各デバイスの波形図 図４の波形図の一部を拡大して示した波形図 本発明の実施の形態１における変形例としての力率改善回路を示す回路図

以下、本発明の力率改善回路の具体的な実施の形態について添付の図面を参照しながら説明する。なお、本発明の力率改善回路は、以下の実施の形態に記載した力率改善回路の構成に限定されるものではなく、以下の実施の形態において説明する技術的特徴を有する技術的思想と同等の技術に基づく力率改善回路の構成を含むものである。

また、以下の実施の形態において示す数値、形状、構成、ステップ（工程、モード）、およびステップの順序などは、一例を示すものであり、本発明を以下の実施の形態の構成に限定するものではない。以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。なお、実施の形態の変形例においては、同じ要素には同じ符号を付して、説明を省略する場合がある。また、図面は、理解しやすくするために、それぞれの構成要素を主体に模式的に示している。

先ず始めに、本発明の力率改善回路における各種態様を例示する。
本発明に係る第１の態様の力率改善回路は、
本発明に係る一態様の力率改善回路は、
交流電圧が入力される第１入力端子および第２入力端子と、
負荷に接続され、直流電圧を出力する第１出力端子および第２出力端子と、
前記第１入力端子に接続された第１交流端を有する第１ダイオードブリッジと、
前記第１ダイオードブリッジの正極端と負極端との間に接続された第１半導体素子と、
前記第２入力端子に接続された第１交流端を有する第２ダイオードブリッジと、
前記第２ダイオードブリッジの正極端と負極端との間に接続された第２半導体素子と、
第１コンデンサと第２コンデンサとの直列接続体で構成され、前記直列接続体の一方端が前記第１出力端子に接続され、前記直列接続体の他方端が前記第２出力端子に接続された出力コンデンサと、
前記第１ダイオードブリッジの正極端と前記第１出力端子との間に接続された第１ダイオードと、
前記第１ダイオードブリッジの負極端と前記第２出力端子との間に接続された第２ダイオードと、
前記第２ダイオードブリッジの正極端と前記第１出力端子との間に接続された第３ダイオードと、
前記第２ダイオードブリッジの負極端と前記第２出力端子との間に接続された第４ダイオードと、を備え、
前記直列接続体における前記第１コンデンサと前記第２コンデンサとの接続点が前記第１ダイオードブリッジの第２交流端と前記第２ダイオードブリッジの第２交流端とに接続されている。このように構成された力率改善回路においては、出力される高電圧に比して、低い電圧の耐圧仕様のデバイスを用いて構成することが可能となる。

本発明に係る第２の態様の力率改善回路は、前記の第１の態様において、前記第１入力端子と前記第１ダイオードブリッジの第１交流端との間、若しくは前記第２入力端子と前記第２ダイオードブリッジの第１交流端との間に、電流が流れたときにエネルギーの蓄積または放電を繰り返すデバイスが設けられている構成でもよい。

本発明に係る第３の態様の力率改善回路は、前記の第２の態様において、電流が流れたときにエネルギーの蓄積または放電を繰り返す前記デバイスがコイルで構成されてもよい。

本発明に係る第４の態様の力率改善回路は、前記の第１の態様から第３の態様において、前記直列接続体における前記第１コンデンサと前記第２コンデンサが実質的に同じ容量を有する構成でもよい。

本発明に係る第５の態様の力率改善回路は、前記の第１の態様から第４の態様のいずれかの態様において、前記第１ダイオードブリッジと前記第２ダイオードブリッジと、および前記第１半導体素子と前記第２半導体素子とが、実質的に同じ仕様により構成されてもよい。

本発明に係る第６の態様の力率改善回路は、前記の第１の態様から第５の態様のいずれかの態様において、前記第１半導体素子と前記第２半導体素子が、ＭＯＳＦＥＴ、ＩＧＢＴまたはＳｉＣＭＯＳＦＥＴで構成されてもよい。

（実施の形態１）
以下、本発明に係る実施の形態１の力率改善回路（ＰＦＣ）について、図面を参照しながら説明する。図１は実施の形態１の力率改善回路を示す回路図である。

図１の回路図に示すように、力率改善回路１は、交流電源３に接続される入力端子５１、５２と、負荷５に接続される出力端子５３、５４とを備えている。実施の形態１の力率改善回路１としては、コイル４、２つのダイオードブリッジ１１、１２、２つの半導体素子（例えば、ＭＯＳＦＥＴ、ＩＧＢＴまたはＳｉＣＭＯＳＦＥＴなどのスイッチング素子）２１、２２、２つのコンデンサ４１、４２、および４つのダイオード３１、３２、３３、３４を含んで構成された例で説明する。

力率改善回路１の第１入力端子５１にはコイル４の一端が接続され、コイル４の他端には第１ダイオードブリッジ１１の一方の交流端である第１交流端１１ｃが接続されている。第１ダイオードブリッジ１１の正極端１１ａと負極端１１ｂとの間にはスイッチング素子としての第１半導体素子２１、例えば、ＭＯＳＦＥＴのドレイン（Ｄ）とソース（Ｓ）が接続される。また、第１ダイオードブリッジ１１の正極端１１ａには第１ダイオード３１のアノード（Ａ）が接続され、第１ダイオード３１のカソード（Ｋ）は負荷５に接続される第１出力端子５３に接続されている。一方、第１ダイオードブリッジ１１の負極端１１ｂには第２ダイオード３２のカソード（Ｋ）が接続され、第２ダイオード３２のアノード（Ａ）は負荷５に接続される第２出力端子５４に接続されている。

力率改善回路１の第２入力端子５２には第２ダイオードブリッジ１２の一方の交流端である第１交流端１２ｃが接続されている。第２ダイオードブリッジ１２の正極端１２ａと負極端１２ｂとの間にはスイッチング素子としての第２半導体素子２２、例えば、ＭＯＳＦＥＴのドレイン（Ｄ）とソース（Ｓ）が接続される。また、第２ダイオードブリッジ１２の正極端１２ａには第３ダイオード３３のアノード（Ａ）が接続され、第３ダイオード３３のカソード（Ｋ）は負荷５に接続される第１出力端子５３に接続されている。一方、第２ダイオードブリッジ１２の負極端１２ｂには第４ダイオード３４のカソード（Ｋ）が接続され、第４ダイオード３４のアノード（Ａ）は負荷５に接続される第２出力端子５４に接続されている。

実施の形態１の力率改善回路１において、図１に示すように、２つのコンデンサ４１、４２の直列接続体は、第１出力端子５３と第２出力端子５４との間に接続された出力コンデンサであり、負荷５と並列接続となっている。コンデンサ４１、４２の直列接続体における中間接続点（第１コンデンサ４１と第２コンデンサ４２との接続点）は、第１ダイオードブリッジ１１および第２ダイオードブリッジ１２におけるそれぞれの第２交流端１１ｄ、１２ｄに接続されている。

上記のように構成された実施の形態１の力率改善回路１において、第１ダイオードブリッジ１１と第２ダイオードブリッジ１２、第１半導体素子２１と第２半導体素子２２、および第１コンデンサ４１と第２コンデンサ４２のそれぞれは、実質的に同じ仕様で対応するように構成されている。即ち、出力コンデンサとなる直列接続体における第１コンデンサ４１と第２コンデンサ４２は実質的に同じ容量を有している。また、第１ダイオードブリッジ１１に接続された第１ダイオード３１と第２ダイオード３２、および第２ダイオードブリッジ１２に接続された第３ダイオード３３と第４ダイオード３４においても、それぞれのダイオードが対応するように実質的に同じ仕様により構成されている。

［力率改善回路における昇圧動作］
次に、実施の形態１の力率改善回路１において、交流電源３から入力された交流電圧を昇圧する動作について説明する。実施の形態１の力率改善回路１においては、第１入力端子５１および第２入力端子５２に交流電源３から交流電圧が入力され、スイッチング素子としての第１半導体素子２１および第２半導体素子２２に対するオン／オフ駆動制御により所望の昇圧電圧が第１出力端子５３および第２出力端子５４から負荷５に供給される構成である。

図２Ａから図２Ｄは、実施の形態１の力率改善回路１において、第１入力端子５１の電位が第２入力端子５２の電位より高いとき、即ち、第１入力端子５１に正電圧が入力され、第２出力端子５２に負電圧が入力されたときの電流経路を示す回路図である。

図２Ａは、第１半導体素子（例えば、ＭＯＳＦＥＴ）２１がオン状態（ＯＮ）であり、第２半導体素子（例えば、ＭＯＳＦＥＴ）２２がオフ状態（ＯＦＦ）のときの電流経路を示している。図２Ａに示すように、第１入力端子５１に入力された電流は、コイル４を介して第１ダイオードブリッジ１１の第１交流端１１ｃに入力され、第１ダイオードブリッジ１１の正極端１１ａから第１半導体素子２１を流れ、第１ダイオードブリッジ１１の負極端１１ｂから第２交流端１１ｄを通り、第２コンデンサ４２に至る。このときの電流経路としては、更に、第２コンデンサ４２から第４ダイオード３４を介して第２ダイオードブリッジ１２の負極端１２ｂおよび第１交流端１２ｃを通り、第２入力端子５２に至る。図２Ａに示す電流経路は、第１入力端子５１に正電圧が入力された状態において、第１半導体素子２１がオン状態であり、第２半導体素子２２がオフ状態のときである。この電流経路においては、コイル４からエネルギーが放出されて、第２コンデンサ４２が昇圧された電圧により充電される。

図２Ｂは、第１半導体素子２１および第２半導体素子２２が共にオン状態（ＯＮ）のときの電流経路を示している。図２Ｂに示すように、第１入力端子５１に入力された電流は、コイル４を介して第１ダイオードブリッジ１１の第１交流端１１ｃに入力され、第１ダイオードブリッジ１１の正極端１１ａから第１半導体素子２１を流れ、第１ダイオードブリッジ１１の負極端１１ｂから第２交流端１１ｄを通り、第２ダイオードブリッジ１２の第２交流端１２ｄに入力される。更に、第２ダイオードブリッジ１２の第２交流端１２ｄから正極端１２ａを通って第２半導体素子２２を流れ、第２ダイオードブリッジ１２の負極端１２ｂから第１交流端１２ｃを通り、第２入力端子５２に至る。図２Ｂに示す電流経路は、第１入力端子５１に正電圧が入力された状態において、第１半導体素子２１および第２半導体素子２２が共にオン状態のときである。この電流経路においては、コイル４に対してエネルギーが蓄積される。

図２Ｃは、第１半導体素子２１がオフ状態（ＯＦＦ）であり、第２半導体素子２２がオン状態（ＯＮ）のときの電流経路を示している。図２Ｃに示すように、第１入力端子５１に入力された電流は、コイル４を介して第１ダイオードブリッジ１１の第１交流端１１ｃに入力され、第１ダイオードブリッジ１１の正極端１１ａから第１ダイオード３１を通り、第１コンデンサ４１に至る。このときの電流経路としては、更に、第１コンデンサ４１から中間接続点を通り、第２ダイオードブリッジ１２の第２交流端１２ｄに入力され、第２ダイオードブリッジ１２の正極端１２ａから第２半導体素子２２を流れ、第２ダイオードブリッジ１２の負極端１２ｂから第１交流端１２ｃを通り、第２入力端子５２に至る。図２Ｃに示す電流経路は、第１入力端子５１に正電圧が入力された状態において、第１半導体素子２１がオフ状態であり、第２半導体素子２２がオン状態のときである。この電流経路においては、コイル４からエネルギーが放出されて、第１コンデンサ４１が昇圧された電圧により充電される。

図２Ｄは、第１半導体素子２１および第２半導体素子２２が共にオフ状態（ＯＦＦ）のときの電流経路を示している。図２Ｄに示すように、第１入力端子５１に入力された電流は、コイル４を介して第１ダイオードブリッジ１１の第１交流端１１ｃに入力され、第１ダイオードブリッジ１１の正極端１１ａから第１ダイオード３１を通り、第１コンデンサ４１に至る。このときの電流経路としては、更に、第１コンデンサ４１から第２コンデンサ４２の直列接続体を通り、第４ダイオード３４から第２ダイオードブリッジ１２の負極端１２ｂに入力され、第２ダイオードブリッジ１２の第１交流端１２ｃから第２入力端子５２に至る。図２Ｄに示す電流経路は、第１入力端子５１に正電圧が入力された状態において、第１半導体素子２１および第２半導体素子２２が共にオフ状態のときである。この電流経路においては、コイル４からエネルギーが放出されて、第１コンデンサ４１および第２コンデンサ４２が昇圧された電圧により充電される。

図２Ａから図２Ｄに示すように、第１入力端子５１に正電圧が入力され、第２出力端子５２に負電圧が入力されたときにおいて、第１半導体素子２１および第２半導体素子２２に対するオン／オフ駆動制御により、力率が改善され、所望の値に昇圧された電圧を負荷５に供給することが可能となる。

図３Ａから図３Ｄは、図２Ａから図２Ｄとは入力される交流電圧の正負が逆の状態のときを示しており、第１入力端子５１に負電圧が入力され、第２出力端子５２に正電圧が入力されたときの電流経路を示す回路図である。

図３Ａは、第１半導体素子（例えば、ＭＯＳＦＥＴ）２１がオン状態（ＯＮ）であり、第２半導体素子（例えば、ＭＯＳＦＥＴ）２２がオフ状態（ＯＦＦ）のときの電流経路を示している。図３Ａに示すように、第２入力端子５２に入力された電流は、第２ダイオードブリッジ１２の第１交流端１２ｃに入力され、第２ダイオードブリッジ１２の正極端１２ａから第３ダイオード３３を流れ、第１コンデンサ４１に至る。このときの電流経路としては、更に、第１コンデンサ４１から中間接続点を通り、第１ダイオードブリッジ１１の第２交流端１１ｄから正極端１１ａを通り、第１半導体素子２１を流れ、第１ダイオードブリッジ１１の負極端１１ｂから第１交流端１１ｃを通り、コイル４を介して第１入力端子５１に至る。図３Ａに示す電流経路は、第２入力端子５２に正電圧が入力された状態において、第１半導体素子２１がオン状態であり、第２半導体素子２２がオフ状態のときである。この電流経路においては、コイル４からエネルギーが放出されて、第１コンデンサ４１が昇圧された電圧により充電される。

図３Ｂは、第１半導体素子２１および第２半導体素子２２が共にオン状態（ＯＮ）のときの電流経路を示している。図３Ｂに示すように、第２入力端子５２に入力された電流は、第２ダイオードブリッジ１２の第１交流端１２ｃに入力され、第２ダイオードブリッジ１２の正極端１２ａから第２半導体素子２２を流れ、第２ダイオードブリッジ１２の負極端１２ｂから第２交流端１２ｄを通り、第１ダイオードブリッジ１１の第２交流端１１ｄに入力される。更に、第１ダイオードブリッジ１１の第２交流端１１ｄから正極端１１ａを通って第１半導体素子２１を流れ、第１ダイオードブリッジ１１の負極端１１ｂから第１交流端１１ｃを通り、コイル４を介して第１入力端子５１に至る。図３Ｂに示す電流経路は、第２入力端子５２に正電圧が入力された状態において、第１半導体素子２１および第２半導体素子２２が共にオン状態のときである。この電流経路においては、コイル４に対してエネルギーが蓄積される。

図３Ｃは、第１半導体素子２１がオフ状態（ＯＦＦ）であり、第２半導体素子２２がオン状態（ＯＮ）のときの電流経路を示している。図３Ｃに示すように、第２入力端子５２に入力された電流は、第２ダイオードブリッジ１２の第１交流端１２ｃに入力され、第２ダイオードブリッジ１２の正極端１２ａから第２半導体素子２２を流れ、第２ダイオードブリッジ１２の負極端１２ｂから第２交流端１２ｄを通り、第２コンデンサ４２に至る。このときの電流経路としては、更に、第２コンデンサ４２から第２ダイオード３２を通り、第１ダイオードブリッジ１１の負極端１１ｂから第１交流端１１ｃを通り、コイル４を介して第１入力端子５１に至る。図３Ｃに示す電流経路は、第２入力端子５２に正電圧が入力された状態において、第１半導体素子２１がオフ状態であり、第２半導体素子２２がオン状態のときである。この電流経路においては、コイル４からエネルギーが放出されて、第２コンデンサ４２が昇圧された電圧により充電される。

図３Ｄは、第１半導体素子２１および第２半導体素子２２が共にオフ状態（ＯＦＦ）のときの電流経路を示している。図３Ｄに示すように、第２入力端子５２に入力された電流は、第２ダイオードブリッジ１２の第１交流端１２ｃに入力され、第２ダイオードブリッジ１２の正極端１２ａから第３ダイオード３３を通り、第１コンデンサ４１に至る。このときの電流経路としては、更に、直列接続体である第１コンデンサ４１から第２コンデンサ４２を通り、第２ダイオード３２から第１ダイオードブリッジ１１の負極端１１ｂに入力され、第１ダイオードブリッジ１１の第１交流端１１ｃからコイル４を介して第１入力端子５１に至る。図３Ｄに示す電流経路は、第２入力端子５２に正電圧が入力された状態において、第１半導体素子２１および第２半導体素子２２が共にオフ状態のときである。この電流経路においては、コイル４からエネルギーが放出されて、第１コンデンサ４１および第２コンデンサ４２が昇圧された電圧により充電される。

図３Ａから図３Ｄに示したように、第１入力端子５１に負電圧が入力され、第２出力端子５２に正電圧が入力されたときにおいて、第１半導体素子２１および第２半導体素子２２に対するオン／オフ駆動制御により、力率が改善され、所望の値に昇圧された電圧を負荷５に供給することが可能となる。上記のように、実施の形態１の力率改善回路１においては、形成された電流経路に電流が流れたとき、コイル４にエネルギーの蓄積または放電が繰り返えされて、出力コンデンサ（４１、４２）において所望の昇圧電圧が出力される構成となる。

図４は、実施の形態１の力率改善回路１における各デバイスの波形図を示している。図４の（１）は、交流電源３から入力される電圧波形である。図４の（２）は、第１半導体素子（ＭＯＳＦＥＴ）２１に入力されるゲート信号を示している。図４の（３）は、第２半導体素子（ＭＯＳＦＥＴ）２２に入力されるゲート信号を示している。図４の（４）は、第１半導体素子２１のドレイン−ソース間電圧を示している。図４の（５）は、第２半導体素子２２のドレイン−ソース間電圧を示している。実施の形態１の力率改善回路１においては、第１半導体素子２１および第２半導体素子２２のドレイン−ソース間電圧が、出力直流電圧の略半分の電圧となっている。

図４における（６）〜（９）は、ダイオード（３１〜３４）の両端電圧を示しており、（６）が第１ダイオード３１の両端電圧、（７）が第２ダイオード３２の両端電圧、（８）が第３ダイオード３３の両端電圧、（９）が第４ダイオード３４の両端電圧を示している。図４の（６）〜（９）に示すように、実施の形態１の力率改善回路１においては、第１入力端子５１に正電圧が入力されたとき、第１ダイオード３１と第４ダイオード３４の両端に電圧が加わり、そのときの電圧は出力直流電圧の略半分となっている。一方、第１入力端子５１に負電圧が入力されたとき、即ち、第２入力端子５２に正電圧が入力されたとき、第２ダイオード３２と第３ダイオード３３の両端に電圧が加わり、そのときの電圧は出力直流電圧の略半分となっている。

図４における（１０）は、第１ダイオードブリッジ１１の両端電圧を示しており、正極端１１ａ−負極端１１ｂ間の電圧を示している。図４における（１１）は、第２ダイオードブリッジ１２の両端電圧を示しており、正極端１２ａ−負極端１２ｂ間の電圧を示している。実施の形態１の力率改善回路１において、第１ダイオードブリッジ１１および第２ダイオードブリッジ１２の両極端に加わる電圧においても、出力直流電圧の略半分となっている。

図４における（１２）は、出力端子（５３−５４）間電圧を示しており、昇圧された直流出力電圧波形を示している。直流出力電圧は、スイッチング素子である第１半導体素子（ＭＯＳＦＥＴ）２１および第２半導体素子（ＭＯＳＦＥＴ）２２のデューティ比により制御することが可能である。図４における（１３）は、コイル４に流れる電流であり、交流電源３からの電圧波形に対応する波形となる。

図５は、図４の波形図の一部を拡大して示しており、交流電源３からの電圧波形の半波長（正電圧領域）における第１半導体素子（ＭＯＳＦＥＴ）２１および第２半導体素子（ＭＯＳＦＥＴ）２２に関する波形図である。図５において、（１）は交流電源３の入力電圧波形を示しており、正電圧側の半波長を示している。図５の（２）〜（４）は、図５の（１）の入力電圧のときの第１半導体素子（ＭＯＳＦＥＴ）２１における動作を示している。図５において、（２）はゲート信号、（３）はドレイン電流、（４）はドレイン−ソース間電圧を示している。同様に、図５の（５）〜（７）は、図５の（１）の入力電圧のときの第２半導体素子（ＭＯＳＦＥＴ）２２における動作を示しており、（５）はゲート信号、（６）はドレイン電流、（７）はドレイン−ソース間電圧を示している。なお、図５は、電圧波形の正電圧領域（半波長）における第１半導体素子（ＭＯＳＦＥＴ）２１および第２半導体素子（ＭＯＳＦＥＴ）２２の動作について示したが、電圧波形の負電圧領域（半波長）においても第１半導体素子（ＭＯＳＦＥＴ）２１および第２半導体素子（ＭＯＳＦＥＴ）２２は同様の動作を行う。

図４および図５に示すように、第１半導体素子（ＭＯＳＦＥＴ）２１および第２半導体素子（ＭＯＳＦＥＴ）２２のデューティ比を変更することにより、所望の直流電圧を出力することが可能となる。従って、図１に示した実施の形態１の力率改善回路１は、力率改善と共に、交流電源３からの交流電圧から所望に昇圧した直流電圧を出力することが可能となる。

実施の形態１の力率改善回路１は、図１に示した回路構成において、第１半導体素子（例えば、ＭＯＳＦＥＴ、ＩＧＢＴまたはＳｉＣＭＯＳＦＥＴ）２１および第２半導体素子（例えば、ＭＯＳＦＥＴ、ＩＧＢＴまたはＳｉＣＭＯＳＦＥＴ）２２を図５に示したようにオン／オフ駆動制御することにより、力率が改善されると共に、所望の直流電圧を出力することができる構成となる。更に、実施の形態１の力率改善回路１においては、第１半導体素子２１および第２半導体素子２２としては、出力直流電圧の略半分の電圧に耐える耐圧仕様のデバイスを用いることが可能となる。また、その他のデバイスにおいても、負荷５に加わる出力直流電圧の略半分の電圧が加わる回路構成であるため、各デバイスにおける耐圧仕様が、昇圧構成であるにもかかわらず、従来から使用されている低い耐圧仕様のデバイスを用いることが可能な構成となる。即ち、実施の形態１の力率改善回路１は、第１半導体素子２１、第２半導体素子２２、ダイオードブリッジ１１、１２、ダイオード３１、３２、３３、３４のそれぞれにおいて、出力される直流電圧の略半分の耐圧仕様を有するデバイスで構成することが可能となる。この結果、本発明によれば、出力される高電圧に比して、低い電圧の耐圧仕様のデバイスを用いることが可能となり、更なる昇圧構成となるように設計しても、従来のデバイスを用いることが可能となり、小型化および低価格化を容易に達成できる力率改善回路となる。

［変形例］
図６は本発明の実施の形態１の変形例としての力率改善回路２を示す回路図である。図６の回路図に示すように、力率改善回路２は、前述の実施の形態１の力率改善回路１と同様のデバイスにより構成されているが、コイル４の接続位置が異なっている。

変形例の力率改善回路２におけるコイル４は、第２入力端子５２と、第２ダイオードブリッジ１２の一方の交流端である第１交流端１２ｃとの間に接続されている。従って、第１入力端子５１は、第１ダイオードブリッジ１１の第１交流端１１ｃに直接的に接続された構成となる。力率改善回路２におけるその他の構成は、実施の形態１の力率改善回路１と同じである。

上記のように構成された変形例としての力率改善回路２においても、実施の形態１の力率改善回路１と同じ効果を奏するものであり、出力される高電圧に比して、低い電圧の耐圧仕様のデバイスを用いることが可能となり、更なる昇圧構成としても従来のデバイスを用いることが可能となり、小型化および低価格化を達成できる力率改善回路となる。

本発明の力率改善回路は、実施の形態および変形例を用いて説明したように、力率の改善を行うと共に、出力される高電圧に比して、低い電圧の耐圧仕様のデバイスを用いて構成することが可能となり、小型化および低価格化を達成することが可能となる。また、本発明の力率改善回路の回路構成を電源装置に用いることにより、小型化および低価格化を達成できる汎用性の高い各種装置を構築することが可能となる。

本発明の力率改善回路は、力率を改善すると共に、所望の値に昇圧した直流電圧を小型で低コストのデバイスで構成することができ、小型化および低価格化が要求される各種電気機器における電源装置として汎用性の高いものとなる。

１ 力率改善回路
２ 力率改善回路（変形例）
３ 交流電源
４ コイル
５ 負荷
１１ 第１ダイオードブリッジ
１１ａ 正極端
１１ｂ 負極端
１１ｃ 第１交流端
１１ｄ 第２交流端
１２ 第２ダイオードブリッジ
１２ａ 正極端
１２ｂ 負極端
１２ｃ 第１交流端
１２ｄ 第２交流端
２１ 第１半導体素子（例えば、ＭＯＳＦＥＴ、ＩＧＢＴまたはＳｉＣＭＯＳＦＥＴ）
２２ 第２半導体素子（例えば、ＭＯＳＦＥＴ、ＩＧＢＴまたはＳｉＣＭＯＳＦＥＴ）
３１ 第１ダイオード
３２ 第２ダイオード
３３ 第３ダイオード
３４ 第４ダイオード
４１ 第１コンデンサ
４２ 第２コンデンサ
５１ 第１入力端子
５２ 第２入力端子
５３ 第１出力端子
５４ 第２出力端子

Claims (6)

1. 交流電圧が入力される第１入力端子および第２入力端子と、
   負荷に接続され、直流電圧を出力する第１出力端子および第２出力端子と、
   前記第１入力端子に接続された第１交流端を有する第１ダイオードブリッジと、
   前記第１ダイオードブリッジの正極端と負極端との間に接続された第１半導体素子と、
   前記第２入力端子に接続された第１交流端を有する第２ダイオードブリッジと、
   前記第２ダイオードブリッジの正極端と負極端との間に接続された第２半導体素子と、
   第１コンデンサと第２コンデンサとの直列接続体で構成され、前記直列接続体の一方端が前記第１出力端子に接続され、前記直列接続体の他方端が前記第２出力端子に接続された出力コンデンサと、
   前記第１ダイオードブリッジの正極端と前記第１出力端子との間に接続された第１ダイオードと、
   前記第１ダイオードブリッジの負極端と前記第２出力端子との間に接続された第２ダイオードと、
   前記第２ダイオードブリッジの正極端と前記第１出力端子との間に接続された第３ダイオードと、
   前記第２ダイオードブリッジの負極端と前記第２出力端子との間に接続された第４ダイオードと、を備え、
   前記直列接続体における前記第１コンデンサと前記第２コンデンサとの接続点が前記第１ダイオードブリッジの第２交流端と前記第２ダイオードブリッジの第２交流端とに接続された力率改善回路。
2. 前記第１入力端子と前記第１ダイオードブリッジの第１交流端との間、若しくは前記第２入力端子と前記第２ダイオードブリッジの第１交流端との間に、電流が流れたときにエネルギーの蓄積または放電を繰り返すデバイスを設ける、請求項１に記載の力率改善回路。
3. 電流が流れたときにエネルギーの蓄積または放電を繰り返す前記デバイスがコイルで構成される、請求項２に記載の力率改善回路。
4. 前記直列接続体における前記第１コンデンサと前記第２コンデンサは実質的に同じ容量を有して構成される、請求項１から３のいずれか一項に記載の力率改善回路。
5. 前記第１ダイオードブリッジと前記第２ダイオードブリッジと、および前記第１半導体素子と前記第２半導体素子とは、実質的に同じ仕様により構成された、請求項１から４のいずれか一項に記載の力率改善回路。
6. 前記第１半導体素子と前記第２半導体素子は、ＭＯＳＦＥＴ、ＩＧＢＴまたはＳｉＣＭＯＳＦＥＴで構成される、請求項１から５のいずれか一項に記載の力率改善回路。

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