KR20020056093A - 액정표시장치의 게이트 구동회로 - Google Patents

Abstract

본 발명은 게이트 구동회로를 구동함에 있어서 화면 상하의 피드 트로우 전압의 차이로 인한 불균일을 보상하도록 한 액정표시장치의 게이트 구동회로에 관한 것이다.

이를 위한 본 발명에 따른 액정표시장치의 게이트 구동회로는 게이트 드라이버의 출력단 버퍼의 지연값을 화면 상부의 부분과 화면 하부의 부분을 다르게 하는 단계 즉, 첫 단에서는 작게 해주고 마지막 단으로 갈수록 증가시키게 하는 단계를 포함한다.

본 발명에 의하면, 게이트 구동회로의 출력단 버퍼의 지연값을 화면 상부의 부분과 화면 하부의 부분을 다르게 함으로써 신호 지연에 의한 파형 불균일을 개선함으로써 화질을 개선할 수 있게 된다.

Description

액정표시장치의 게이트 구동회로 {Circuit driving Gate of Liquid Crystal display}

본 발명은 액티브 매트릭스 표시장치(Active Matrix Display Device)용 구동회로에 관한 것으로, 특히 구동회로를 구동함에 있어서 화면 상하의 피드트로우 전압 차이로 인한 불균일을 보상하도록 한 액정표시장치의 게이트 구동회로에 관한 것이다.

액티브 매트릭스(Active Matrix)구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor; 이하 "TFT"라 함)를 이용하여 동화상을 표시하고 있다. 이러한 액정표시장치는 브라운관에 비하여 소형화가 가능하여 퍼스널 컴퓨터와 노트북 컴퓨터는 물론, 복사기등의 사무자동화기기, 휴대전화기나 호출기 등의 휴대기기까지 광범위하게 이용되고 있다.

구동회로가 일체화된 액정표시장치에는 게이트 주사신호를 제어하는 게이트 구동회로와 아날로그 비디오 데이터 신호를 제어하는 데이터 샘플링 회로가 유리기판에 동시에 형성되어 있다. 아울러 게이트 구동회로는 한 프레임내에서 순차적으로 게이트 라인에 의해 선택되게 되어 있다. 텔레비전 및 컴퓨터의 표시장치로 사용되는 액정표시장치는 액정셀들이 데이터 라인들과 셀렉트 라인들과의 교차부들에 각각 배열되어진 액정 매트릭스를 구비한다. 이들 셀렉트라인들은 액정 매트릭스의 수평라인(로우라인)들로서 시프트 레지스터에 의해 선택된다.

도 1을 참조하면, 게이트 구동회로를 좌우 양쪽에 구성한 액정표시장치의 개략도가 도시되어 있다. 동일 게이트 라인을 좌우 양쪽에서 구동하므로, 게이트 라인 전체에 인가 파형의 균일성이 개선된다. 아울러 게이트 라인이 중간에서 끊어졌을 경우에도 좌우에서 게이트 신호가 들어오므로 결함을 줄일 수가 있다.

도 2를 보면 종래의 게이트 구동회로의 일례가 도시되어 있다. 게이트 구동회로는 박막트랜지스터로 구성되어 있고, 각 단은 시프트 레지스터와 전류버퍼로 구성되어 있다. 클럭 버스 신호선의 전압을 시프트 레지스터를 이용하여 샘플링하여 나온 신호는 부논리합 회로(NAND LOGIC)과 전류를 증폭하는 버퍼를 거쳐서 게이트라인에 걸리게 됨을 알 수 있게 된다. 구동용 클럭신호전원 신호선이 수백단 이상의 게이트 회로를 구성하도록 화면 수직 길이 이상 연결되어 있다. 상세히 하면, 클럭신호와 게이트 스타트 펄스가 함께 시프트 레지스터에 인가되어 나온 신호는 버퍼를 통해 게이트 회로에 연결되어 화소에 연결되고, 또 제 2 단의 시프트레지스터에서 게이트 스타트 펄스로 작용하는 동작을 계속하게 된다. 화면의 크기가 증가할 경우 화면의 소정의 부분에서 클럭 신호선이 외부와 연결되어 게이트 회로의 각단으로 연결되어 있기 때문에 신호배선의 저항과 기생용량(parasitic capacitance)에 의해 클럭신호의 지연이 발생하고, 전원 배선의 경우는 버퍼가 턴-온되거나 턴-오프될 경우 기생 부하에 의해 출력되는 전압 출력이 왜곡되게 된다. 이 때문에 게이트 구동회로의 첫단에서 아랫단로 갈수록, 즉 배선 공급원으로부터 멀어질수록 신호지연이 증가하여 출력전압의 라이징(rising)이나 폴링(falling)이 증가하게 된다.

도 3을 참조하면, 액정표시장치의 단위화소의 등가회로가 도시되어 있다. 게이트라인이 스캔되고 있으면 게이트전극에 펄스가 인가되고 모든 소오스 전극 라인에 신호전압이 인가되게 된다. 만약, 게이트 전극에 펄스가 인가되지 않으면 액정표시장치들은 턴-오프되어 액정 캐패시터에 인가된 신호 전압이 유지될 것이다. 이러한 동작 원리에 의해 모든 게이트전극에 순차적으로 펄스를 인가하고, 해당 소오스 전극에 신호 전압을 인가함으로써 패널의 모든 화소를 구동하는 것이 가능하다. 이런 식으로 한 프레임의 화상이 표시되고 난 후 연속적으로 다른 프레임을 표시함으로 인해 동화상 표시가 가능하게 된다.

도 4a 및 도 4b를 참조하면, 도 2에서 도시한 게이트 구동회로에 있어서 첫단과 마지막단의 출력파형이 도시되어 있다. 첫단과 마지막단의 게이트 파형과 피드 트로우 전압에 차이가 있음을 알 수 있다. 게이트 파형의 라이징이 차이가 날 경우 화소에 신호를 충전하는 시간이 달라지는 차이가 있어서 화소의 신호전압의 불균일을 야기할 수 있게 된다. 아울러 게이트 파형의 폴링(falling)이 다를 경우 화소스위치가 턴-오프되는 동안에 화소의 전하가 피드트로우에 의해 변동이 발생하는데 그 값에 차이가 나서 수직 위치에 따라서 같은 신호를 인가하더라도 서로 다른 신호가 인가되게 된다. 일반적으로 화소스위치의 이동도가 높은 다결정 실리콘 액정표시장치의 경우 턴-오프가 느려 질 경우, 턴-오프되는 동안 화소로 재충전 (recharge)이 일어나서 피드트로우 전압이 감소하게 된다. 특히 화소 전압에 따라 피드트로우 전압이 다르기 때문에 양(+)과 음(-)인 계의 피드트로우 전압이 서로 다르고 또한 위치마다 변화하므로 공통전압을 조절하더라도 전 화면에 균일한 플리커나 잔상을 기대하기가 어려워진다.

따라서, 이러한 점을 보상하기 위해서는 게이트구동회로의 배선저항이나 기생용량을 감소시킬 수 밖에 없는데, 이럴 경우 회로 면적이 증가하거나 구조적인 문제로 해결하기가 곤란한 문제점이 있게 된다.

따라서, 본 발명의 목적은 화면 상하의 피드트로우 전압의 차이로 인한 불균일을 보상하도록 한 액정표시장치의 게이트 구동회로를 제공하는데 있다.

도 1은 구동회로가 일체화된 박막트랜지스터 액정표시장치(TFT-LCD)의 개략도.

도 2는 게이트 구동회로의 블럭도.

도 3은 액정표시장치의 단위화소의 등가회로도.

도 4a와 도 4b는 구동회로의 첫단과 마지막단 게이트 파형 및 피드트로우 전압의 특성도.

도 5는 본 발명의 제 1 실시예에 따른 액정표시장치의 게이트 구동회로도.

도 6은 본 발명의 제 2 실시예에 따른 액정표시장치의 게이트 구동회로도.

도 7은 본 발명의 제 3 실시예에 따른 액정표시장치의 게이트 구동회로도.

도 8은 본 발명의 제 4 실시예에 따른 액정표시장치의 게이트 구동회로도.

도 9는 RC Delay의 개략도.

도 10은 PMOS 구동회로의 실례도.

상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시장치의 게이트 구동회로는 게이트 드라이버의 출력단 버퍼의 지연값을 화면 상부의 부분과 화면 하부의 부분을 다르게 하는 단계 즉, 첫 단에서는 작게 해주고 마지막 단으로 갈수록 증가시키게 하는 단계를 포함한다.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 도 5 내지 도 10을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 5를 참조하면, 본 발명에 따른 제 1 실시예에 따른 게이트 구동회로가 도시되어 있다. 시프트레지스터의 플립플롭과 전류버퍼가 배치되어 있는데, 이들을 통하여 나온 신호는 게이트 주사선을 통하고 또 다음단의 게이트 스타트 펄스로 인가되게 된다. 이와 같은 동작에 따라, 아래로 갈수록 지연값이 증가되게 된다.따라서 버퍼소자의 지연값을 화면 상부는 작게 해주고, 화면 하부로 갈수록 증가시켜서 화면 상하의 불균일함을 보상하고자 하는 방안을 나타내는 것이다. 즉, 화면 최상부는 배선에 의한 지연값이 작으므로 버퍼단의 트랜지스터 채널 폭을 작게 해줌으로써 지연값을 증가시키게 한다. 두번째, 세번째 .... 증가하면서 채널폭을 비례적으로 증가해서 최종단에는 버퍼단의 트랜지스터 채널 폭을 가장 크게 하는 방식으로 해주게 하여 지연값을 감소시키게 한다. 결론적으로 출력에 영향을 미치는 소자의 지연값을 동일하게 하지 않고 서로 다르게 함으로써 하부로 갈수록 커지는 지연값을 보상하고자 하는 것이다.

도 6을 보면, 본 발명에 따른 제 2 실시예에 따른 게이트 구동회로가 도시되어 있다. 지연값을 조절하는 버퍼을 출력버퍼와 플립플롭회로사이에 삽입하고, 버퍼의 지연값을 조절함으로써 위치에 따른 지연값의 차이를 보상하는 것을 나타낸다. 이로써 지연값이 다른 버퍼를 이용함으로써 레이아웃 면적을 크게 변화시키지 않으면서 전체 지연값을 조절하게 하는 특징이 있게 된다. 상세히 하면, 상부에는 지연율이 큰 버퍼를 사용하고, 하부로 갈수록 지연값이 작은 버퍼를 사용함으로써 화면 상하부의 신호 지연값을 조절하게 된다.

도 7을 보면, 본 발명에 따른 제 3 실시예에 따른 게이트 구동회로가 도시되어 있다. 시프트레지스터의 플립플롭회로와 출력버퍼사이에 중간 버퍼를 삽입하는데에 있어서, 제 2 실시예에 나타난 버퍼의 지연값을 변화시키는 것이 아니라 동일한 지연값을 가지는 버퍼의 숫자를 조절함으로써 화면 상하부의 신호지연을 조절하게 된다. 화면 상부는 다수의 버퍼를 배열하게 하고 화면 하부로 갈수록 버퍼의수를 적게 함으로써 출력파형을 조절할 수 있다. 예를 들어 패널의 상단부는 버퍼를 3개 정도 쓰고, 상중부에는 2개, 하중부에는 1개의 버퍼만을 사용하여 지연값을 조절하게 된다.

본 발명에 따른 제 4 실시예는 도면으로는 도시되어 있지 않지만, 제 2 실시예와 제 3 실시예를 조합하여 지연값을 조절하는 경우이다. 버퍼의 크기를 다르게 함과 하단으로 갈수록 버퍼를 적게 사용하는 것을 병행하여 지연율을 조절함으로써 화면을 균일하게 표현하도록 하게 한다.

도 8을 보면, 버퍼대신에 딜레이 소자를 삽입하는 것을 특징으로 한다. 딜레이 소자로는 도 9에 도시된 RC필터를 설정하게 된다. RC 값을 점점 감소 시킴으로서 마지막으로 갈수록 딜레이를 감소시킨다.

도 10은 PMOS 구동회로의 일례를 도시한 것이다. 이 구동회로에서 구동회로 출력의 상승시간이나 하강시간을 결정하는 소자는이 되는데,의 소자를 크게 하면 출력의 상승시간과 하강 시간이 감소하고 소자의 채널 폭을 감소시키면 상승시간과 하강시간은 증가하게 된다. 따라서, 게이트 구동회로의 인입부에 가까울수록 소자의 크기를 감소시키고 멀수록 증가시키면 출력의 균일도를 크게 향상시킬 수 있으며 이는 화소 전압의 균일도로 이어져 화질을 개선할 수 있게 된다.

상술한 바와 같이, 본 발명에 따른 액정표시장치의 게이트 구동회로는 게이트 드라이버의 출력단 버퍼의 지연값을 화면 상부의 부분과 화면 하부의 부분을 다르게 하여 신호지연에 의한 파형 불균일을 보상할 수 있게 된다. 이에 따라 액정표시장치의 게이트 구동회로에서 수직 방향의 신호 지연에 의해 발생하는 화소 전압의 불균일성을 개선함으로써 화질 및 휘도의 균일성을 꾀할 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (9)

1. 액정셀들이 게이트 라인과 데이터라인 사이에 배치되고, 상기 게이트 라인과 데이터 라인의 교차부에 스위치 소자를 구비하는 액정표시장치에 있어서,

   게이트 구동신호를 상기 게이트 라인들에 순차적으로 인가하여 상기 게이트 라인들을 구동하기 위한 게이트 구동부와 상기 게이트 라인들과 게이트 구동부 사이에 설치되고 화면 위치에 따라 서로 다른 지연값을 가지는 지연부를 구비하는 액정표시장치의 게이트 구동회로.
2. 제 1 항에 있어서,

   상기 지연부는 버퍼단 트랜지스터의 채널 폭을 화면 상부는 작게 하고, 화면 하부는 크게 설정하는 소자를 사용하는 것을 특징으로 하는 액정표시장치의 게이트 구동회로.
3. 제 1 항에 있어서,

   상기 지연부는 시프트레지스터의 플립플롭과 출력버퍼사이에 지연값이 다른 중간버퍼를 구비하도록 하는 것을 특징으로 하는 액정표시장치의 게이트 구동회로.
4. 제 3 항에 있어서,

   중간버퍼는 화면 상부는 큰값을 가지는 버퍼로 하고, 화면 하부로 갈수록 작은값을 가지는 버퍼로 구비하는 것을 특징으로 하는 액정표시장치의 게이트 구동회로.
5. 제 1 항에 있어서,

   상기 지연부는 시프트레지스터의 플립플롭과 출력버퍼 사이에 지연값이 동일한 중간버퍼를 여러개 구비하는 것을 특징으로 하는 액정표시장치의 게이트 구동회로.
6. 제 5 항에 있어서,

   중간버퍼를 화면 상부는 버퍼의 숫자을 많게 하고, 화면 하부로 갈수록 버퍼의 숫자를 적게 구비하도록 하는 것을 특징으로 하는 액정표시장치의 게이트 구동회로.
7. 제 4 항 또는 제 6 항에 있어서,

   지연값이 다른 버퍼와 각 단의 버퍼의 수를 조절하여 중간 버퍼를 구비하도록 하는 것을 특징으로 하는 액정표시장치의 게이트 구동회로.
8. 제 1 항에 있어서,

   상기 지연부는 시프트레지스터의 플립플롭과 출력버퍼사이에 RC 값이 다른 RC Filter를 구비하도록 하는 것을 특징으로 하는 액정표시장치의 게이트 구동회로.
9. 제 7 항에 있어서,

   상기 RC 값이 화면 상부는 크게하고 화면 하부로 갈수록 작게하는 RC 필터를 구비하도록 하는 것을 특징으로 하는 액정표시장치의 게이트 구동회로..