KR20020055126A - A method for fabricating semiconductor memory device having pre-polysilicon plug - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 소자 제조 기술에 관한 것으로, 특히 PPP(Pre-Polysilicon Plug) 구조를 가지는 반도체 메모리 소자 제조방법에 관한 것이다.The present invention relates to a semiconductor memory device manufacturing technology, and more particularly to a method for manufacturing a semiconductor memory device having a PPP (Pre-Polysilicon Plug) structure.
반도체 메모리 소자의 집적도가 증가함에 따라 소자를 구성하는 각종 패턴이 미세화되고 있으며, 특히 콘택 크기가 감소되어 콘택 공정시 정렬 마진이 줄어들고 있다. 이에 따라 자기정렬콘택(SAC) 기술이 널리 사용되고 있으며, 도핑된 폴리실리콘을 콘택 영역에 미리 마련하는 프리-폴리실리콘 플러그(PPP) 구조가 실제 양산 소자에도 적용되고 있다.As the degree of integration of semiconductor memory devices increases, various patterns constituting the device are miniaturized. In particular, the contact size is reduced, and alignment margins are reduced during the contact process. Accordingly, self-aligned contact (SAC) technology is widely used, and a pre-polysilicon plug (PPP) structure in which doped polysilicon is preliminarily provided in the contact region has been applied to actual mass production devices.
첨부된 도면 도 1a 내지 도 1f는 종래기술에 따른 PPP 구조를 가지는 반도체 메모리 소자 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.1A to 1F illustrate a process of fabricating a semiconductor memory device having a PPP structure according to the prior art, which will be described below with reference to the drawings.
종래기술에 따르면 우선, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 소자분리막(11)을 형성하여 활성영역을 디파인하고, 활성영역 상에 게이트 산화막(12)을 성장시킨다. 이어서, 게이트 산화막(12) 상에 폴리실리콘막(13) 및 마스크 산화막(14)을 차례로 적층시키고, 게이트 마스크를 사용한 사진 및 식각 공정을 통해 게이트 전극을 패터닝하고, LDD 이온주입을 실시한다. 도면에서 패턴이 밀집된 좌측 부분이 셀 영역이며 우측 부분이 주변회로 영역이다.According to the related art, first, as shown in FIG. 1A, an isolation layer 11 is formed on a silicon substrate 10 to define an active region, and a gate oxide layer 12 is grown on the active region. Subsequently, the polysilicon film 13 and the mask oxide film 14 are sequentially stacked on the gate oxide film 12, the gate electrode is patterned through photolithography and an etching process using a gate mask, and LDD ion implantation is performed. In the drawing, the left portion where the pattern is dense is the cell region and the right portion is the peripheral circuit region.
다음으로, 도 1b에 도시된 바와 같이 게이트 전극이 형성된 기판 표면을 따라 질화막(15)을 증착하고, 사진 공정을 통해 주변회로 영역을 포토레지스트로 덮은 상태에서 이방성 식각 공정을 실시하여 셀 영역의 게이트 전극 측벽에 스페이서 질화막(15a)을 형성한다.Next, as illustrated in FIG. 1B, a nitride film 15 is deposited along the surface of the substrate on which the gate electrode is formed, and an anisotropic etching process is performed while the peripheral circuit region is covered with the photoresist through a photolithography process. The spacer nitride film 15a is formed on the side wall of the electrode.
이어서, 도 1c에 도시된 바와 같이 결과물의 전면에 도핑된 폴리실리콘막(16)을 증착하고, 이를 평탄화시켜 게이트 전극 사이의 간극 내에 매립되어 서로 격리되도록 한다.Subsequently, a doped polysilicon film 16 is deposited on the entire surface of the resultant, as shown in FIG. 1C, and planarized so as to be embedded in the gap between the gate electrodes and isolated from each other.
계속하여, 도 1d에 도시된 바와 같이 사진 공정을 통해 셀 영역의 플러그 형성 영역을 덮는 포토레지스트 패턴(17)을 형성하고, 노출된 폴리실리콘막(16)을 제거하여 셀 영역에 폴리실리콘 플러그를 형성한다.Subsequently, as shown in FIG. 1D, a photoresist pattern 17 covering the plug forming region of the cell region is formed through a photolithography process, and the exposed polysilicon film 16 is removed to attach the polysilicon plug to the cell region. Form.
다음으로, 도 1e에 도시된 바와 같이 포토레지스트 패턴(17)을 제거하고, 기판 전체 구조 표면을 따라 산화막을 증착하고, 이를 이방성 식각하여 주변회로 영역에 게이트 전극 측벽에 LDD 스페이서(18)를 형성하고, 소오스/드레인 이온주입을 실시한다.Next, as shown in FIG. 1E, the photoresist pattern 17 is removed, an oxide film is deposited along the entire surface of the substrate, and anisotropically etched to form the LDD spacers 18 on the sidewalls of the gate electrodes in the peripheral circuit region. Then, source / drain ion implantation is performed.
이어서, 도 1f에 도시된 바와 같이 결과물의 전체 구조 상부에 층간절연막(19)을 증착하고, 이를 평탄화한 다음, 콘택홀 마스크를 사용한 사진 및 식각 공정을 통해 셀 영역과 주변회로 영역에 배선을 연결하기 위한 콘택홀을 형성한다.Subsequently, as shown in FIG. 1F, an interlayer insulating film 19 is deposited on the entire structure of the resultant structure, and the planarization is performed. Then, the wiring is connected to the cell region and the peripheral circuit region through a photo and etching process using a contact hole mask. Contact holes are formed.
이후, 비트라인 및 캐패시터 형성 공정과 금속배선 공정을 실시한다.Thereafter, a bit line and a capacitor forming process and a metal wiring process are performed.
상기와 같은 종래의 PPP 구조를 가지는 반도체 메모리 소자 제조 공정을 진행함에 있어서, 게이트 전극 상부를 보호하고 있는 마스크 산화막이 상기 도 1c에 도시된 평탄화 과정에서 그 두께가 감소하고, 주변회로 영역의 폴리실리콘막을 선택적으로 제거하기 위한 건식 식각 공정에서 다시 그 두께가 감소하게 된다. 뿐만 아니라, LDD 스페이서 형성을 위한 이방성 식각에서 마스크 산화막이 식각되어 그 두께가 더욱 감소하는 현상이 발생한다. 이와 같은 현상은 마스크 산화막을 대신하여 마스크 질화막을 사용하는 경우에도 나타나고 있으며, 결국 공정 진행 과정에서 마스크 절연막이 다 소모되어 게이트 전극의 도전 물질이 노출되거나 손상되는 현상이 발생하게 된다. 이러한 게이트 전극의 도전 물질의 노출 또는 손상은 소자의 전기적 특성 및 수율을 저하시키는 요인이 되고 있다.In the process of manufacturing the semiconductor memory device having the conventional PPP structure as described above, the thickness of the mask oxide film protecting the upper portion of the gate electrode is reduced during the planarization process shown in FIG. 1C, and the polysilicon of the peripheral circuit region is reduced. The thickness is again reduced in the dry etching process to selectively remove the film. In addition, in the anisotropic etching for forming the LDD spacer, the mask oxide layer is etched to further reduce the thickness thereof. This phenomenon occurs even when a mask nitride film is used in place of the mask oxide film. As a result, the mask insulating film is exhausted during the process to expose or damage the conductive material of the gate electrode. Exposure or damage of the conductive material of the gate electrode is a factor that lowers the electrical characteristics and yield of the device.
한편, 반도체 메모리 소자가 고집적화 됨에 따라 게이트 전극 물질에 텅스텐과 같은 금속 물질을 도입하고 있으며, 이 경우 마스크 절연막의 손실에 따라 텅스텐이 노출되면 후속 열처리 공정이나 세정 공정에서 장비를 오염시키고, 결국 다른 공정에서 오염원으로 작용하게 되는 문제점이 있다.Meanwhile, as semiconductor memory devices are highly integrated, metal materials such as tungsten are introduced into the gate electrode material.In this case, when tungsten is exposed due to the loss of the mask insulating film, the equipment is contaminated in a subsequent heat treatment or cleaning process, and eventually, another process is used. There is a problem that acts as a source of pollution.
또한, 이러한 마스크 절연막의 손실을 보상하기 위하여 마스크 절연막의 두께를 증가시키면 식각 공정시 부담이 증가할 뿐만 아니라, 게이트 전극 사이의 간극의 단차비가 높아져 후속 플러그용 폴리실리콘막 증착시나 후속 층간절연막 증착시에 갭필 문제를 유발할 수 있다.In addition, in order to compensate for the loss of the mask insulating film, increasing the thickness of the mask insulating film not only increases the burden during the etching process, but also increases the step ratio of the gap between the gate electrodes, so that the subsequent deposition of the polysilicon film for the plug or the subsequent interlayer insulating film is deposited. Can cause gap fill problems.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, PPP 구조를 포함하는 메모리 소자 제조 공정시 게이트 마스크 절연막의 손실을 최소화할 수 있는 반도체 메모리 소자 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method for manufacturing a semiconductor memory device capable of minimizing the loss of a gate mask insulating film during a memory device manufacturing process including a PPP structure. .
도 1a 내지 도 1f는 종래기술에 따른 PPP 구조를 가지는 반도체 메모리 소자 제조 공정도.1A to 1F are diagrams illustrating a manufacturing process of a semiconductor memory device having a PPP structure according to the prior art.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 PPP 구조를 가지는 반도체 메모리 소자 제조 공정도.2A to 2F are diagrams illustrating a process of fabricating a semiconductor memory device having a PPP structure according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 보호의 설명* Description of the protection of the main parts of the drawing
20 : 실리콘 기판21 : 소자분리막20 silicon substrate 21 device isolation film
22 : 게이트 산화막23 : 폴리실리콘막22 gate oxide film 23 polysilicon film
24 : 마스크 산화막25 : 산화막24: mask oxide film 25: oxide film
25a : LDD 스페이서26 : 질화막25a: LDD spacer 26: nitride film
26a : 스페이서 질화막27 : 폴리실리콘막26a: spacer nitride film 27: polysilicon film
28 : 포토레지스트 패턴29 : 층간절연막28 photoresist pattern 29 interlayer insulating film
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 메모리 소자 제조방법은, 소자분리막 및 게이트 절연막이 형성된 반도체 기판 상에 마스크 절연막을 구비한 게이트 전극을 형성하는 제1 단계; 상기 제1 단계를 마친 전체 구조 표면을 따라에 제1 절연막을 형성하는 제2 단계; 상기 주변회로 영역의 상기 제1 절연막을 선택적으로 이방성 식각하여 상기 주변회로 영역의 상기 게이트 전극 측벽에 LDD 스페이서를 형성하는 제3 단계; 셀 영역에 잔류하는 상기 제1 절연막을 제거하는 제4 단계; 상기 제4 단계를 마친 전체 구조 표면을 따라 제2 절연막을 형성하는 제5 단계; 상기 셀 영역의 상기 제2 절연막을 선택적으로 이방성 식각하여 상기 셀 영역의 상기 게이트 전극 측벽에 스페이서 절연막을 형성하는 제6 단계; 상기 게이트 전극 사이의 간극에 폴리실리콘막을 매립하는 제7 단계; 플러그 형성 영역의 상기 폴리실리콘막을 차폐한 상태에서 노출된 상기 폴리실리콘막을 제거하는 제8 단계; 및 상기 주변회로 영역에 잔류하는 상기 제2 절연막을 제거하는 제9 단계를 포함하여 이루어진다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor memory device, the method including: forming a gate electrode having a mask insulating film on a semiconductor substrate on which a device isolation film and a gate insulating film are formed; A second step of forming a first insulating film along the entire structure surface of the first step; Selectively anisotropically etching the first insulating layer of the peripheral circuit region to form an LDD spacer on the sidewall of the gate electrode of the peripheral circuit region; A fourth step of removing the first insulating film remaining in the cell region; A fifth step of forming a second insulating film along the entire structure surface of the fourth step; Selectively anisotropically etching the second insulating film of the cell region to form a spacer insulating film on sidewalls of the gate electrode of the cell region; A seventh step of filling a polysilicon film in the gap between the gate electrodes; An eighth step of removing the exposed polysilicon film while shielding the polysilicon film in a plug formation region; And a ninth step of removing the second insulating film remaining in the peripheral circuit region.
바람직하게, 상기 제1 절연막으로 산화막을 사용하며, 상기 제2 절연막으로 질화막을 사용한다.Preferably, an oxide film is used as the first insulating film and a nitride film is used as the second insulating film.
바람직하게, 상기 마스크 절연막으로 산화막을 사용한다.Preferably, an oxide film is used as the mask insulating film.
바람직하게, 상기 게이트 전극은 금속막을 포함하여 이루어진다.Preferably, the gate electrode comprises a metal film.
즉, 본 발명은 PPP 구조를 가지는 반도체 메모리 소자 제조 공정시 플러그용 폴리실리콘 평탄화 공정 전에 LDD 스페이서를 먼저 형성함으로써 게이트 마스크 절연막의 손실을 최소화한다.That is, the present invention minimizes the loss of the gate mask insulating film by first forming the LDD spacers before the plug polysilicon planarization process in the semiconductor memory device manufacturing process having the PPP structure.
첨부된 도면 도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 PPP 구조를 가지는 반도체 메모리 소자 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.2A to 2F illustrate a process of manufacturing a semiconductor memory device having a PPP structure according to an embodiment of the present invention, which will be described with reference to the following.
본 실시예에 따르면 우선, 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 소자분리막(21)을 형성하여 활성영역을 디파인하고, 활성영역 상에 게이트 산화막(22)을 성장시킨다. 이어서, 게이트 산화막(22) 상에 폴리실리콘막(23) 및 마스크 산화막(24)을 차례로 적층시키고, 게이트 마스크를 사용한 사진 및 식각 공정을 통해 게이트 전극을 패터닝하고, LDD 이온주입을 실시한다. 도면에서 패턴이 밀집된 좌측 부분이 셀 영역이며 우측 부분이 주변회로 영역이다.According to the present embodiment, first, as shown in FIG. 2A, the device isolation layer 21 is formed on the silicon substrate 20 to define the active region, and the gate oxide layer 22 is grown on the active region. Next, the polysilicon film 23 and the mask oxide film 24 are sequentially stacked on the gate oxide film 22, the gate electrode is patterned through photolithography and an etching process using the gate mask, and LDD ion implantation is performed. In the drawing, the left portion where the pattern is dense is the cell region and the right portion is the peripheral circuit region.
다음으로, 도 2b에 도시된 바와 같이 기판 전체 구조 상부에 산화막(25)을 형성하고, 사진 공정을 통해 셀 영역을 차폐한 상태에서 이방성 식각 공정을 실시하여 주변회로 영역에 LDD 스페이서(25a)를 형성하고, 소오스/드레인 이온주입을 실시한다. 이때, 셀 영역의 게이트 전극 사이의 간극은 산화막에 의해 매립된 상태가 된다.Next, as shown in FIG. 2B, the oxide layer 25 is formed on the entire structure of the substrate, and the LDD spacer 25a is formed in the peripheral circuit region by performing an anisotropic etching process in a state in which the cell region is shielded through a photographic process. It forms, and source / drain ion implantation is performed. At this time, the gap between the gate electrodes of the cell region is filled with an oxide film.
이어서, 도 2c에 도시된 바와 같이 사진 공정을 통해 주변회로 영역을 차폐한 상태에서 등방성 식각 공정을 실시하여 셀 영역의 산화막(25)을 제거하고, 다시 기판 전체 구조 표면을 따라 질화막(26)을 증착하고, 사진 공정을 통해 주변회로 영역을 차폐한 상태에서 이방성 식각 공정을 실시하여 셀 영역의 게이트 전극 측벽에 스페이서 질화막(26a)을 형성한다.Subsequently, as shown in FIG. 2C, an isotropic etching process is performed while the peripheral circuit region is shielded through the photolithography process to remove the oxide layer 25 in the cell region, and the nitride layer 26 is formed along the entire surface of the substrate. The spacer nitride layer 26a is formed on the sidewall of the gate electrode of the cell region by performing an anisotropic etching process by depositing and shielding the peripheral circuit region through a photo process.
계속하여, 도 2d에 도시된 바와 같이 결과물의 전면에 도핑된 폴리실리콘막(27)을 증착하고, 이를 평탄화시켜 게이트 전극 사이의 간극 내에 매립되어 서로 격리되도록 한다.Subsequently, as shown in FIG. 2D, a doped polysilicon film 27 is deposited on the entire surface of the resultant, and planarized so as to be embedded in the gap between the gate electrodes and isolated from each other.
다음으로, 도 2e에 도시된 바와 같이 사진 공정을 통해 셀 영역의 플러그 형성 영역을 덮는 포토레지스트 패턴(28)을 형성하고, 노출된 폴리실리콘막(27)을 제거하여 셀 영역에 폴리실리콘 플러그를 형성한다.Next, as shown in FIG. 2E, the photoresist pattern 28 covering the plug forming region of the cell region is formed through a photolithography process, and the exposed polysilicon layer 27 is removed to attach the polysilicon plug to the cell region. Form.
이어서, 도 2f에 도시된 바와 같이 포토레지스트 패턴(28)을 제거하고, 결과물의 전체 구조 상부에 층간절연막(29)을 증착하고, 이를 평탄화한 다음, 콘택홀 마스크를 사용한 사진 및 식각 공정을 통해 셀 영역과 주변회로 영역에 배선을 연결하기 위한 콘택홀을 형성한다.Subsequently, as shown in FIG. 2F, the photoresist pattern 28 is removed, the interlayer insulating layer 29 is deposited on the entire structure of the resulting structure, and the planarized layer is then planarized, and then photographed and etched using a contact hole mask. Contact holes are formed in the cell region and the peripheral circuit region to connect the wires.
이후, 비트라인 및 캐패시터 형성 공정과 금속배선 공정을 실시한다.Thereafter, a bit line and a capacitor forming process and a metal wiring process are performed.
상기와 같이 본 발명에서는 주변회로 영역의 LDD 스페이서를 미리 형성한 상태에서 플러그용 폴리실리콘막의 평탄화 공정을 실시한다. 이 경우, 마스크 산화막의 두께에 영향을 미칠 수 있는 공정은 LDD 스페이서 형성을 위한 이방성 식각, 플러그용 폴리실리콘 평탄화 공정, 플러그용 폴리실리콘 평탄화 공정 등 종래와 그 공정 순서가 달라졌을 뿐이다. 그러나, 종래기술의 경우 트랜지스터 형성 공정의 최종 단계에서 LDD 스페이서를 형성하고 있어 LDD 스페이서를 형성을 위한 건식 식각시 과도식각 타겟을 충분히 가져가야 하기 때문에 마스크 산화막의 손실이 크게 유발되는 반면, 본 발명에서는 게이트 전극 형성 직후 LDD 스페이서를 형성하기 때문에 LDD 스페이서를 형성을 위한 건식 식각시 과도식각 타겟을 적게 가져가도 레지듀에 의한 문제가 발생하지 않게 된다. 즉, 일단 LDD 스페이서를 형성을 위한 건식 식각시 과도식각 타겟을 적게 가져가서 레지듀가 발생하더라도 후속 공정(폴리실리콘 제거 공정, 셀 영역의 스페이서 질화막 형성 공정 등)에서 충분히 제거될 수 있다.As described above, in the present invention, the plug polysilicon film is planarized in a state where the LDD spacer of the peripheral circuit region is formed in advance. In this case, the process that may affect the thickness of the mask oxide film is only a conventional order of the process, such as anisotropic etching for forming the LDD spacer, polysilicon planarization process for plug, polysilicon planarization process for plug. However, in the prior art, since the LDD spacers are formed in the final stage of the transistor forming process, a large amount of transient etching targets must be taken during dry etching to form the LDD spacers, whereas the loss of the mask oxide film is greatly induced. Since the LDD spacer is formed immediately after the gate electrode is formed, a problem caused by the residue does not occur even if the number of transient etching targets is small during the dry etching for forming the LDD spacer. That is, even if a residue is generated by taking a small excess etching target during dry etching for forming an LDD spacer, it may be sufficiently removed in a subsequent process (polysilicon removal process, spacer nitride film formation process in a cell region, etc.).
따라서, 본 발명은 마스크 산화막의 손실을 최소화하여 게이트 전극의 전도 물질이 노출되는 현상을 방지할 수 있으며, 게이트 전극의 전도 물질로 금속을 사용하는 경우, 금속의 노출에 따른 장비의 오염 및 그에 따른 파티클 문제를 방지할 수 있다.Therefore, the present invention can minimize the loss of the mask oxide film to prevent the exposure of the conductive material of the gate electrode, and when using the metal as the conductive material of the gate electrode, contamination of the equipment due to the exposure of the metal and thus Particle problems can be avoided.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
예컨대, 전술한 실시예에서 마스크 절연막 및 각종 측벽 스페이서 재료로 사용된 산화막이나 질화막은 각각 다른 절연막으로 대체하거나 적층 구조로 사용하는 경우에도 본 발명은 적용된다.For example, in the above-described embodiment, the present invention is applied even when the oxide film or the nitride film used as the mask insulating film and the various sidewall spacer materials is replaced with a different insulating film or used in a laminated structure.
전술한 본 발명은 마스크 절연막의 손실을 최소화하여 게이트 전극의 전도물질이 노출되는 현상을 방지할 수 있으며, 이로 인하여 반도체 메모리 소자의 신뢰도 및 수율을 개선하는 효과가 있다. 한편, 금속 게이트 사용시 발생하는 금속의 노출에 따른 장비의 오염 및 그에 따른 파티클 문제를 방지할 수 있다The present invention described above can minimize the loss of the mask insulating film to prevent the exposure of the conductive material of the gate electrode, thereby improving the reliability and yield of the semiconductor memory device. On the other hand, it is possible to prevent the contamination of the equipment due to the exposure of the metal generated when using the metal gate and the resulting particle problems.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000084483A KR20020055126A (en) | 2000-12-28 | 2000-12-28 | A method for fabricating semiconductor memory device having pre-polysilicon plug |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020055126A (en) |
-
2000
- 2000-12-28 KR KR1020000084483A patent/KR20020055126A/en not_active Application Discontinuation
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Legal Events
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |