KR20020053566A - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판내에 소오스/드레인 예비영역에 저농도 불순물 이온주입을 실시하는 단계; 상기 반도체 기판상에 게이트 형성용 절연막을 증착하는 단계; 게이트 형성영역을 한정하도록 상기 게이트 형성용 절연막을 식각하여 소정의 반도체 기판을 노출시키는 단계; 상기 결과물상에 질화막을 증착하는 단계; 상기 질화막을 등방성 과도식각하여 게이트 형성용 절연막 측벽에 스페이서를 형성함과 동시에 상기 노출된 반도체 기판의 소정부분을 식각하는 단계; 상기 결과물을 어닐링하는 단계; 상기 식각된 반도체 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 결과물 전면상에 게이트용 도전막을 매립하는 단계; 상기 게이트 형성용 절연막이 노출될 때까지 게이트용 도전막을 식각하는 단계; 상기 게이트 형성용 절연막을 제거하는 단계; 및 상기 결과물상에 고농도 불순물 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다. 이에의해, 채널길이를 확보할 수 있다.
Description
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 구체적으로는, 채널 길이를 확보할 수 있는 반도체 소자의 트랜지스터 제조방법이다.
최근 소비자의 요구와 원가절감으로 인하여, 초미세 선폭의 디바이스 개발이 불가피한 실정이다. 이에따라, 종래 디램(DRAM)의 트랜지스터 제조방법으로 트랜지스터를 형성할 경우 단채널 여유 부족(short channel margin)으로 단채널 효과가 크며, 또한 핫캐리어 효과(hot carrier effect) 특성이 열화되어 디바이스 특성이 나빠지는 효과를 가져온다.
따라서, 상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 채널 길이를 확보할 수 있는 반도체 소자의 트랜지스터 제조방법을 제공하는 것이다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 제조공정도.
* 도면의 주요 부분에 대한 부호설명 *
10 : 반도체 기판
11 : 소자분리막
12 : 게이트 형성용 절연막
13 : 스페이서
14 : 게이트 절연막
15 : 폴리실리콘막
16 : 텅스텐 실리사이드막
17a, 17b : 소오스/드레인 영역
상기와 같은 목적을 달성하기 위한 본 발명은, 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판내에 소오스/드레인 예비영역에 저농도 불순물 이온주입을 실시하는 단계; 상기 반도체 기판상에 게이트 형성용 절연막을 증착하는 단계; 게이트 형성영역을 한정하도록 상기 게이트 형성용 절연막을 식각하여 소정의 반도체 기판을 노출시키는 단계; 상기 결과물상에 질화막을 증착하는 단계; 상기 질화막을 등방성 과도식각하여 게이트 형성용 절연막 측벽에 스페이서를 형성함과 동시에 상기 노출된 반도체 기판의 소정부분을 식각하는 단계; 상기 결과물을 어닐링하는 단계; 상기 식각된 반도체 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 결과물 전면상에 게이트용 도전막을 매립하는 단계; 상기 게이트 형성용 절연막이 노출될 때까지 게이트용 도전막을 식각하는 단계; 상기 게이트 형성용 절연막을 제거하는 단계; 및 상기 결과물상에 고농도 불순물 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 제조공정도이다.
먼저, 도 1a에 도시된 바와같이, 소자형성 영역을 한정하는 소자분리막(11)을 구비하는 반도체 기판(10)을 제공한다. 이어서, 상기 반도체 기판(10)상에 소오스/드레인 예비영역상에 저농도 불순물 이온주입을 실시한다. 그 다음, 상기 반도체 기판(10)상에 게이트 형성용 절연막(12)을 증착한다.
이어서, 도 1b에 도시된 바와같이, 상기 게이트 형성용 절연막(12) 상부에 게이트 형성 영역을 한정하는 감광막 패턴(미도시)을 형성하고, 상기 감광막 패턴을 식각장벽으로 상기 게이트 형성용 절연막(12)을 식각하여 반도체 기판(10)의 소정부분을 노출시킨다.
그 다음, 상기 결과물 전면상에 스페이서용 질화막을 증착한다. 이어서, 상기 스페이서용 질화막을 식각하는데 이 때, 등방성 과도식각을 수행하여 상기 식각된 게이트 형성용 절연막(12) 측벽에 스페이서(13)를 형성하면서 반도체 기판(10)의 소정부분을 식각한다. 이 때, 식각되는 반도체 기판의 형태는 바람직하게둥근 반구 형태로 식각된다. 그 다음, 상기 식각에 의한 데미지를 억제하기 위하여 일정시간동안 어닐링을 실시한다.
그 다음, 도 1c에 도시된 바와같이, 상기 둥근 반구 형태를 포함하는 반도체 기판(10)상에 게이트 절연막(14)을 형성한다. 이 때, 상기 게이트 절연막(14)으로 인하여 상기 둥근 반구 형태가 매립된다. 이어서, 상기 게이트 절연막(14)이 형성된 전체구조 상면에 게이트용 도전막, 예컨대, 폴리실리콘막(15)과 텅스텐 실리사이드막(16)의 적층된 구조를 증착한다.
그 다음, 도 1d에 도시된 바와같이, 상기 게이트 형성용 절연막(12)이 노출될때까지 상기 텅스텐 실리사이드막(16) 및 폴리실리콘막(15)을 제거하여 플러그 형태를 형성한다. 이어서, 상기 게이트 형성용 절연막(12)을 습식식각하여 제거한다. 그 다음, 상기 단계까지의 결과물상에 고농도 이온주입을 실시하여 소오스/드레인 영역(17a, 17b)을 형성하여 반도체 소자의 트랜지스터를 제조한다.
상기한 바와같은 본 발명에 따른 반도체 소자의 트랜지스터 제조방법은 다음과 같은 효과가 있다.
상기 게이트의 하부면을 둥근 형태로 형성함에 따라, 상기 소오스/드레인 영역 간의 채널 길이가 확보된다. 이에, 초미세 선폭의 트랜지스터를 형성할 때, 단채널 여유(Short Channel Margin)를 확보하고, 핫캐리어 발생을 억제하여 반도체 소자의 신뢰성을 증대시킬 수 있다.
한편, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 소자분리막이 구비된 반도체 기판을 제공하는 단계;상기 반도체 기판내에 소오스/드레인 예비영역에 저농도 불순물 이온주입을 실시하는 단계;상기 반도체 기판상에 게이트 형성용 절연막을 증착하는 단계;게이트 형성영역을 한정하도록 상기 게이트 형성용 절연막을 식각하여 소정의 반도체 기판을 노출시키는 단계;상기 결과물상에 질화막을 증착하는 단계;상기 질화막을 등방성 과도식각하여 게이트 형성용 절연막 측벽에 스페이서를 형성함과 동시에 상기 노출된 반도체 기판의 소정부분을 식각하는 단계;상기 결과물을 어닐링하는 단계;상기 식각된 반도체 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막이 형성된 결과물 전면상에 게이트용 도전막을 매립하는 단계;상기 게이트 형성용 절연막이 노출될 때까지 게이트용 도전막을 식각하는 단계;상기 게이트 형성용 절연막을 제거하는 단계; 및상기 결과물상에 고농도 불순물 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 등방성 과도식각된 소정의 반도체 기판은 반구형태로 되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 게이트용 도전막은 폴리 실리콘막 및 텅스텐 실리사이드막의 적층구조로 형성된 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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