KR20020052678A - Sensing circuit for semiconductor memory device - Google Patents

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Abstract

PURPOSE: A sensing circuit of a semiconductor memory device is provided, which reduces a chip active current by controlling a sensing time minutely, by determining an output signal of an address transition detection control signal generation circuit using a dummy sense amplifier and a threshold voltage trimmable memory cell. CONSTITUTION: An address transition detection circuit(100) outputs an address transition detection signal by detecting transitions of a number of address signals. An address transition detection control signal generation circuit(200) outputs the first and the second and the third control signal according to the address transition detection signal. A dummy sense amplifier(300) compares a reference cell with a threshold voltage trimmable memory cell according to the first control signal and then inputs its output signal to the address transition detection control signal generation circuit. A sense amplifier(400) compares a memory cell array with the reference cell according to the first control signal and then outputs its result. A latch circuit(500) latches an output signal of the sense amplifier according to the second control signal. And an output multiplexer(600) assembles data latched in the latch circuit according to the third control signal.

Description

반도체 메모리 장치의 센싱 회로{Sensing circuit for semiconductor memory device}Sensing circuit for semiconductor memory device

본 발명은 반도체 메모리 장치의 센싱 회로에 관한 것으로, 특히 독출 동작의 적절한 시간 제어를 위하여 문턱 전압 트리머블(threshold voltage trimmable) 메모리 셀을 이용한 더미 센스 증폭기를 이용하여 어드레스 천이 검출 제어 신호 발생 회로의 출력 신호를 결정하도록 함으로써 칩 면적을 축소할 수 있고, 적절한 센싱 시간을 미세하게 조절할 수 있어 센스 증폭기가 동작되지 않는 시간도 제어할 수 있어 독출 활성 전류를 감소시킬 수 있는 반도체 메모리 장치의 센싱 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sensing circuit of a semiconductor memory device, and more particularly, to output an address transition detection control signal generation circuit using a dummy sense amplifier using a threshold voltage trimmable memory cell for proper time control of a read operation. By determining the signal, the chip area can be reduced, and the appropriate sensing time can be finely adjusted to control the time when the sense amplifier is not operated, thereby reducing the read active current. will be.

종래의 반도체 메모리 장치의 센싱 회로를 도 1의 구성도와 도 2이 타이밍도를 이용하여 설명하면 다음과 같다.A sensing circuit of a conventional semiconductor memory device will be described with reference to the configuration diagram of FIG. 1 and FIG. 2 as follows.

메모리 셀들의 어드레스에 관련된 다수의 어드레스 신호(A0 내지 An)가 입력되는 어드레스 천이 검출 회로(10)는 어드레스 신호(A0 내지 An)의 천이를 검출하여 짧은 주기의 어드레스 천이 검출 신호(A)를 출력한다. 어드레스 천이 검출 신호(A)를 다른 구성 회로의 제어 신호로 사용하기 위해 다수의 지연 회로(31 내지 3n)를 통해 소정 시간 지연시킨다. 여기서, 다수의 지연 회로(31 내지 3n)는 각기다른 시간차를 가진 지연 신호(B, C, D)를 발생하며, 이들중 어느 하나의 신호가 원타임 프로그래머블(one time programmable) 회로 및 디코더(20)에 의해 발생된 하이 상태의 신호에 의해 선택되어 독출 제어 신호로 이용된다. 이러한 지연 신호(B, C, D)는 어드레스 천이 검출 제어 회로(40)에 입력되어 적절한 시간차를 가진 다수의 신호(E, F, G)를 출력한다. 즉, 센스 증폭기(50)를 제어하기 위한 신호(E), 센스 증폭기(50)에서 출력된 센싱 데이터를 래치하기 위한 래치 회로(60)를 제어하기 위한 신호(F), 그리고, 래치 회로(60)에 래치된 신호를 조합하기 위한 출력 멀티플렉서(70)를 제어하기 위한 신호(G)를 적절한 시간차를 두고 출력한다.The address transition detection circuit 10 to which the plurality of address signals A0 to An related to the addresses of the memory cells is input detects the transition of the address signals A0 to An and outputs an address transition detection signal A of a short period. do. A predetermined time delay is delayed through the plurality of delay circuits 31 to 3n to use the address transition detection signal A as a control signal of another component circuit. Here, the plurality of delay circuits 31 to 3n generate delay signals B, C, and D having different time differences, and any one of them is a one time programmable circuit and a decoder 20. It is selected by the high state signal generated by and used as a read control signal. These delay signals B, C, and D are inputted to the address transition detection control circuit 40 to output a plurality of signals E, F, and G having an appropriate time difference. That is, the signal E for controlling the sense amplifier 50, the signal F for controlling the latch circuit 60 for latching the sensing data output from the sense amplifier 50, and the latch circuit 60. ) Outputs a signal G for controlling the output multiplexer 70 for combining the signals latched in the < RTI ID = 0.0 >

상기와 같은 회로 구성을 이용하여 메모리 셀을 독출할 경우 다수의 지연 회로를 설계 단계에서 반영해야 하며, 웨이퍼의 상태에서 독출 속도를 측정하여 알맞은 지연 회로를 선정하여 원타임 프로그래머블 회로에 코딩하게 된다. 그런데, 이미 설계된 지연 회로가 일정한 시간 간격으로 정해져 있기 때문에 실제 독출 시간보다 지연 시간이 길어질 수가 있다. 이는 센스 증폭기를 제어하는 신호(E)에 의해 센스 증폭기의 동작 시간이 길어지게 되어 칩 활성 전류(chip active current)를 증가시키는 요인이 된다. 또한, 이러한 낭비 요소를 줄이기 위하여 지연 회로를 많이 설정하면 그에 따라 칩 면적이 증가하는 단점이 있다.When a memory cell is read using the circuit configuration as described above, a plurality of delay circuits must be reflected at the design stage. The read speed is measured in a wafer state to select an appropriate delay circuit and to code the one-time programmable circuit. However, the delay circuit may be longer than the actual read time because the designed delay circuit is determined at regular time intervals. This causes the operating time of the sense amplifier to be longer due to the signal E controlling the sense amplifier, thereby increasing the chip active current. In addition, if a large number of delay circuits are set to reduce such waste, there is a disadvantage in that the chip area increases accordingly.

본 발명의 목적은 칩 면적을 줄일 수 있고, 센싱 시간을 미세하게 조절할 수있어 칩 활성 전류를 감소시킬 수 있는 반도체 메모리 장치의 센싱 회로를 제공하는데 있다.An object of the present invention is to provide a sensing circuit of a semiconductor memory device that can reduce the chip area, and finely adjust the sensing time to reduce the chip active current.

본 발명의 다른 목적은 더미 센스 증폭기 및 문턱 전압 트리머블 메모리 셀을 이용하여 어드레스 천이 검출 제어 신호 발생 회로의 출력 신호를 결정하도록 함으로써 센싱 시간을 미세하게 조절할 수 있는 반도체 메모리 장치의 센싱 회로를 제공하는데 있다.Another object of the present invention is to provide a sensing circuit of a semiconductor memory device capable of finely adjusting a sensing time by determining an output signal of an address shift detection control signal generation circuit using a dummy sense amplifier and a threshold voltage trimmable memory cell. have.

본 발명에서는 독출 동작의 적절한 시간 제어를 위하여 더미 센스 증폭기 및 문턱 전압 트리머블(threshold voltage trimmable) 메모리 셀을 이용하여 어드레스 천이 검출 제어 신호 발생 회로의 출력 신호를 결정하도록 한다. 문턱 전압 트리머블 메모리 셀의 문턱 전압을 적절하게 조정함으로써 어드레스 천이 검출 제어 신호 발생 회로의 신호 출력 시간을 변경할 수 있으며, 회로 동작에 적절한 시간으로 신호가 출력되도록 문턱 전압을 조정하면 된다. 또한, 메인 메모리 셀과 연결된 센스 증폭기와 같은 구조의 더미 센스 증폭기를 이용함으로써 실제 독출 동작과 유사한 제어 신호를 생성한다.In the present invention, the output signal of the address shift detection control signal generation circuit is determined using a dummy sense amplifier and a threshold voltage trimmable memory cell for proper time control of the read operation. By appropriately adjusting the threshold voltage of the threshold voltage trimmable memory cell, the signal output time of the address transition detection control signal generation circuit can be changed, and the threshold voltage can be adjusted so that the signal is output at a time appropriate for the circuit operation. In addition, by using a dummy sense amplifier having the same structure as the sense amplifier connected to the main memory cell, a control signal similar to an actual read operation is generated.

도 1은 종래의 반도체 메모리 장치의 센싱 회로의 구성도.1 is a configuration diagram of a sensing circuit of a conventional semiconductor memory device.

도 2는 도 1의 동작 타이밍도.2 is an operation timing diagram of FIG. 1.

도 3은 본 발명에 따른 반도체 메모리 장치의 센싱 회로의 구성도.3 is a configuration diagram of a sensing circuit of a semiconductor memory device according to the present invention.

도 4는 도 3의 타이밍도.4 is a timing diagram of FIG. 3.

도 5는 본 발명에 따른 반도체 메모리 장치의 센싱 회로중에서 센스 증폭기와 더미 센스 증폭기의 구성을 나타낸 개략도.5 is a schematic diagram showing the configuration of a sense amplifier and a dummy sense amplifier in a sensing circuit of a semiconductor memory device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 어드레스 천이 검출 회로100: address transition detection circuit

200 : 어드레스 천이 검출 제어 신호 발생 회로200: address transition detection control signal generation circuit

300 : 더미 센스 증폭기400 : 센스 증폭기300: dummy sense amplifier 400: sense amplifier

500 : 래치 회로600 : 출력 멀티플렉서500: latch circuit 600: output multiplexer

101 : 메모리 셀 어레이102 : 기준 셀101: memory cell array 102: reference cell

103 : 문턱 전압 트리머블 메모리 셀103: Threshold Voltage Trimble Memory Cell

본 발명에 따른 반도체 메모리 장치의 센싱 회로는 다수의 어드레스 신호의 천이를 검출하여 어드레스 천이 검출 신호를 출력하기 위한 어드레스 천이 검출 회로와, 상기 어드레스 천이 검출 신호에 따라 주기가 서로 다른 제 1 내지 제 3 제어 신호를 출력하기 위한 어드레스 천이 검출 제어 신호 발생 회로와, 상기 제 1 제어 신호에 따라 기준 셀과 문턱 전압 트리머블 메모리 셀을 비교하여 그 출력 신호를 상기 어드레스 천이 검출 제어 신호 발생 회로에 입력시키기 위한 더미 센스 증폭기와, 상기 제 1 제어 신호에 따라 메모리 셀 어레이와 상기 기준 셀을 비교하고 그 결과를 출력하기 위한 센스 증폭기와, 상기 제 2 제어 신호에 따라 상기 센스 증폭기의 출력 신호를 래치하기 위한 래치 회로와, 상기 제 3 제어 신호에 따라 상기 래치 회로에 래치된 데이터를 조합하여 출력하기 위한 출력 멀티플렉서를 포함하여 이루어진 것을 특징으로 한다.The sensing circuit of the semiconductor memory device according to the present invention includes an address transition detection circuit for detecting transitions of a plurality of address signals and outputting an address transition detection signal, and first to third periods having different periods according to the address transition detection signals. An address transition detection control signal generation circuit for outputting a control signal and a reference cell and a threshold voltage trimmable memory cell according to the first control signal, and for inputting the output signal to the address transition detection control signal generation circuit. A dummy sense amplifier, a sense amplifier for comparing a memory cell array and the reference cell according to the first control signal and outputting a result thereof, and a latch for latching an output signal of the sense amplifier according to the second control signal And latched in the latch circuit in accordance with the third control signal. And an output multiplexer for outputting the combined data.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 3은 본 발명에 따른 반도체 메모리 장치의 센싱 회로의 구성도이고, 도 4는 이 회로의 동작 타이밍도로서, 이들을 이용하여 구동 방법을 설명하면 다음과 같다.3 is a configuration diagram of a sensing circuit of a semiconductor memory device according to an embodiment of the present invention, and FIG. 4 is an operation timing diagram of the circuit.

본 발명에서는 종래의 센싱 회로에서 원타임 프로그래머블 회로, 디코더 및 지연 회로를 대신하여 더미 센스 증폭기를 구성하였으며, 이 더미 센스 증폭기는 센스 증폭기와 동일한 구조로 되어 있다.In the present invention, a dummy sense amplifier is configured in place of the one-time programmable circuit, decoder, and delay circuit in the conventional sensing circuit, and the dummy sense amplifier has the same structure as the sense amplifier.

메모리 셀들의 어드레스에 관련된 다수의 어드레스 신호(A0 내지 An)가 입력되는 어드레스 천이 검출 회로(100)는 어드레스 신호(A0 내지 An)의 천이를 검출하여 짧은 주기의 어드레스 천이 검출 신호(A)를 출력한다. 어드레스 천이 검출 제어 신호 발생 회로(200)는 어드레스 천이 검출 신호(A)와 더미 센스 증폭기(300)의 출력 신호(B)를 입력하여 적절한 시간차를 가진 다수의 신호(E, F, G)를 출력한다. 즉, 더미 센스 증폭기(300) 및 센스 증폭기(400)를 제어하기 위한 신호(E), 센스 증폭기(400)에서 출력된 센싱 데이터를 라이징 에지(rising edge)에서 입력하고 폴링 에지(falling edge)에서 래치하기 위해 래치 회로(500)를 제어하기 위한 신호(F), 그리고, 래치 회로(500)에 래치된 신호를 조합한 출력 멀티플렉서(600)의 출력 신호를 라이징 에지(rising edge)에서 출력하기 위한 신호(G)를 적절한 시간차를 두고 출력한다.The address transition detection circuit 100, to which a plurality of address signals A0 to An related to the addresses of the memory cells are input, detects a transition of the address signals A0 to An and outputs an address transition detection signal A of a short period. do. The address transition detection control signal generation circuit 200 inputs the address transition detection signal A and the output signal B of the dummy sense amplifier 300 to output a plurality of signals E, F, and G having an appropriate time difference. do. That is, the signal E for controlling the dummy sense amplifier 300 and the sense amplifier 400 and the sensing data output from the sense amplifier 400 are input at the rising edge and at the falling edge. A signal F for controlling the latch circuit 500 for latching, and an output signal of the output multiplexer 600 combining the signal latched in the latch circuit 500 at a rising edge. The signal G is output with an appropriate time difference.

도 5에 더미 센스 증폭기(300)와 센스 증폭기(400)의 구성을 개략적으로 나타내었다. 센스 증폭기(400)는 어드레스 선택 신호(YA, YB, YC)에 의해 선택된 메모리 셀 어레이(101)의 정보를 독출한다. 이때, 정보를 "1" 또는 "0"으로 구분하기 위해 기준이 되는 기준 셀(102)은 센스 증폭기(400)와 더미 센스 증폭기(300)에 공통으로 이용되며, 기준 셀(102) 및 문턱 전압 트리머블 메모리 셀(103)의 선택 트랜지스터는 게이트 단자에 전원 전압이 인가되어 항상 선택된 상태를 유지하게 된다. 문턱 전압 트리머블 메모리 셀(103)은 어드레스 천이 검출 제어 신호 발생 회로의 출력 신호(B)가 도 4와 같은 타이밍을 갖도록 하기 위해 게이트 바이어스 및 드레인 바이어스를 이용하여 문턱 전압을 조정한다. 기준 셀과 문턱 전압 트리머블 메모리 셀과의 센싱 동작이 더미 센스 증폭기(300)에 의해 이루어진다.5 schematically illustrates the configuration of the dummy sense amplifier 300 and the sense amplifier 400. The sense amplifier 400 reads information of the memory cell array 101 selected by the address selection signals YA, YB, and YC. In this case, the reference cell 102, which is a reference for dividing information into "1" or "0", is commonly used for the sense amplifier 400 and the dummy sense amplifier 300, and the reference cell 102 and the threshold voltage are used. In the selection transistor of the trimable memory cell 103, a power supply voltage is applied to a gate terminal to maintain a selected state at all times. The threshold voltage trimmable memory cell 103 adjusts the threshold voltage by using the gate bias and the drain bias so that the output signal B of the address transition detection control signal generation circuit has the timing as shown in FIG. 4. The sensing operation between the reference cell and the threshold voltage trimmable memory cell is performed by the dummy sense amplifier 300.

본 발명의 다른 실시 예로서, 더미 센스 증폭기는 문턱 전압 트리머블 메모리 셀과 또다른 문턱 전압 트리머블 메모리 셀을 비교한다. 즉, 도 5에 설명된 바오 같이 센스 증폭기와 더미 센스 증폭기가 기준 셀을 공유하지 않고, 센스 증폭기는 메모리 셀 어레이와 기준 셀을 비교하고, 더미 센스 증폭기는 다른 두 문턱 전압 트리머블 메모리 셀을 비교하도록 한다.In another embodiment of the present invention, the dummy sense amplifier compares a threshold voltage trimmable memory cell with another threshold voltage trimmable memory cell. That is, as illustrated in FIG. 5, the sense amplifier and the dummy sense amplifier do not share the reference cell, the sense amplifier compares the memory cell array and the reference cell, and the dummy sense amplifier compares the other two threshold voltage trimmable memory cells. Do it.

상술한 바와 같이 본 발명에 의하면 다수의 지연 회로를 제거하고 회로를 구성함으로써 칩 면적을 축소할 수 있고, 적절한 센싱 시간을 미세하게 조절할 수 있어 센스 증폭기가 동작되지 않는 시간도 제어할 수 있어 독출 활성 전류를 감소시킬 수 있다.As described above, according to the present invention, by eliminating a plurality of delay circuits and configuring circuits, the chip area can be reduced, and the appropriate sensing time can be finely adjusted to control the time during which the sense amplifier is not operated. Can reduce the current.

Claims (6)

다수의 어드레스 신호의 천이를 검출하여 어드레스 천이 검출 신호를 출력하기 위한 어드레스 천이 검출 회로와,An address transition detection circuit for detecting transitions of a plurality of address signals and outputting an address transition detection signal; 상기 어드레스 천이 검출 신호에 따라 주기가 서로 다른 제 1 내지 제 3 제어 신호를 출력하기 위한 어드레스 천이 검출 제어 신호 발생 회로와,An address transition detection control signal generation circuit for outputting first to third control signals having different periods according to the address transition detection signal; 상기 제 1 제어 신호에 따라 기준 셀과 문턱 전압 트리머블 메모리 셀을 비교하여 그 출력 신호를 상기 어드레스 천이 검출 제어 신호 발생 회로에 입력시키기 위한 더미 센스 증폭기와,A dummy sense amplifier for comparing a reference cell and a threshold voltage trimmable memory cell according to the first control signal and inputting an output signal thereof to the address transition detection control signal generation circuit; 상기 제 1 제어 신호에 따라 메모리 셀 어레이와 상기 기준 셀을 비교하고 그 결과를 출력하기 위한 센스 증폭기와,A sense amplifier for comparing a memory cell array and the reference cell according to the first control signal and outputting a result thereof; 상기 제 2 제어 신호에 따라 상기 센스 증폭기의 출력 신호를 래치하기 위한 래치 회로와,A latch circuit for latching an output signal of the sense amplifier in accordance with the second control signal; 상기 제 3 제어 신호에 따라 상기 래치 회로에 래치된 데이터를 조합하여 출력하기 위한 출력 멀티플렉서를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치의 센싱 회로.And an output multiplexer for combining and outputting data latched to the latch circuit according to the third control signal. 제 1 항에 있어서, 상기 래치 회로는 상기 제 2 제어 신호의 라이징 에지에서 상기 센스 증폭기의 출력 신호를 입력하고, 상기 제 2 제어 신호의 폴링 에지에서 상기 센스 증폭기의 출력 신호를 래치하는 것을 특징으로 하는 반도체 메모리 장치의 센싱 회로.2. The latch circuit of claim 1, wherein the latch circuit inputs an output signal of the sense amplifier at a rising edge of the second control signal and latches an output signal of the sense amplifier at a falling edge of the second control signal. A sensing circuit of a semiconductor memory device. 제 1 항에 있어서, 상기 출력 멀티플렉서는 상기 제 3 제어 신호의 라이징 에지에서 조합된 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 센싱 회로.The sensing circuit of claim 1, wherein the output multiplexer outputs combined data at a rising edge of the third control signal. 제 1 항에 있어서, 상기 더미 센스 증폭기 및 상기 센스 증폭기는 상기 기준 셀을 공유하는 것을 특징으로 하는 반도체 메모리 장치의 센싱 회로.The sensing circuit of claim 1, wherein the dummy sense amplifier and the sense amplifier share the reference cell. 제 1 항에 있어서, 상기 더미 센스 증폭기는 상기 기준 셀 및 문턱 전압 트리머블 메모리 셀을 비교하는 대신에 하나의 문턱 전압 트리머블 메모리 셀과 다른 하나의 문턱 전압 트리머블 메모리 셀을 비교하는 것을 특징으로 하는 반도체 메모리 장치의 센싱 회로.The method of claim 1, wherein the dummy sense amplifier compares one threshold voltage trimmable memory cell with another threshold voltage trimmable memory cell instead of comparing the reference cell and the threshold voltage trimmable memory cell. A sensing circuit of a semiconductor memory device. 제 1 항 또는 제 5 항에 있어서, 상기 문턱 전압 트리머블 메모리 셀은 상기어드레스 천이 검출 제어 신호 발생 회로의 출력 신호를 조절하기 위해 게이트 바이어스 및 드레인 바이어스를 이용하여 문턱 전압을 조정하는 것을 특징으로 하는 반도체 메모리 장치의 센싱 회로.The method of claim 1, wherein the threshold voltage trimmable memory cell adjusts the threshold voltage using a gate bias and a drain bias to adjust an output signal of the address transition detection control signal generation circuit. Sensing circuit of semiconductor memory device.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100769796B1 (en) * 2006-05-12 2007-10-25 주식회사 하이닉스반도체 Low power read only memory

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0652695A (en) * 1992-07-31 1994-02-25 Fujitsu Ltd Semiconductor storage device
JPH09320286A (en) * 1996-05-24 1997-12-12 Nec Corp Semiconductor memory
JP3805858B2 (en) * 1997-05-13 2006-08-09 株式会社リコー Semiconductor memory device
KR19990042158A (en) * 1997-11-25 1999-06-15 윤종용 Nonvolatile Semiconductor Memory Device With Address Transition Detection Circuit
KR100282707B1 (en) * 1997-12-29 2001-02-15 윤종용 SEMICONDUCTOR MEMORY DEVICE FOR STORING A MULTI-BIT DATA

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100769796B1 (en) * 2006-05-12 2007-10-25 주식회사 하이닉스반도체 Low power read only memory
US7567450B2 (en) 2006-05-12 2009-07-28 Hynix Semiconductor Inc. Low power ROM

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KR100542396B1 (en) 2006-01-10

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