KR20020027943A - 불휘발성 반도체 메모리 소자와 그 제조 및 동작 방법 - Google Patents

불휘발성 반도체 메모리 소자와 그 제조 및 동작 방법 Download PDF

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Abstract

불휘발성 반도체 메모리 소자와 그 제조 및 동작 방법에 관해 개시되어 있다. 본 발명은 기판과 상기 기판 상에 한 개의 트랜지스트와 한 개의 커패시터로 구성된 불휘발성 반도체 메모리 소자에 있어서, 상기 커패시터는 하부 전극, 비정질 유전막 및 상부 전극이 순차적으로 구비된 것이나, 상기 비정질 유전막은 상기 전극 측으로부터 방출되는 캐리어를 저장하고, 상기 저장된 캐리어가 상기 전극 측으로 리캡쳐(recapture)될 때까지 상기 방출된 캐리어의 상태를 불휘발성으로 유지하는 비정질의 캐리어 저장체이고, 상기 캐리어의 방출 및 리캡쳐를 위해 상기 비정질 유전막 상부 또는 하부에 퀀텀 도트(quantum dot)가 구비되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리 소자와 그 제조 및 동작 방법을 제공한다.

Description

불휘발성 반도체 메모리 소자와 그 제조 및 동작 방법{Nonvolatile semiconductor memory device and methods for manufacturing and operating the same}
본 발명은 반도체 소자와 그 제조 및 동작 방법에 관한 것으로써, 자세하게는 퀀텀 도트(quantum dot)와 상기 퀀텀 도트로부터 방출되는 캐리어를 불휘발성 상태로 저장하는데 사용되는 캐리어 저장체를 구비하는 불휘발성 반도체 메모리 소자와 그 제조 및 동작 방법에 관한 것이다.
플레쉬 메모리(flash memory)나 전기적으로 삭제할 수 있고 기록할 수 있는 롬(Electrically Erasable and Programmable ROM, 이하 EEPROM이라 함)은 게이트산화막을 통해서 전자가 터널링하여 퀀텀 도트(quantum dot)(플레쉬 메모리의 경우는 트랩 사이트)에 트랩되면서 게이트 산화막 아래의 채널영역에 반대 전하가 유도되는데, 이와 같은 채널 영역의 상태 변화를 통해서 메모리 기능을 갖게 된다.
그러나, 플레쉬 메모리나 EEPROM 등은 디램(DRAM)처럼 셀(cell) 하나하나를 랜덤하게 액세스하는 것이 불가능하다.
한편, 페로일렉트릭 램(FRAM)은 디램처럼 셀 하나하나를 액세스하는 것이 가능하지만, 회복(restoration)과정이 필요하다. 특히 실리콘과 전혀 다른 강유전성 물질이 사용됨에 따라 현재의 실리콘 공정을 그대로 적용하기 어려우므로 적합한 다른 공정을 찾아야 하는 어려움이 있다.
이러한 이유로 플레쉬 메모리나 페로일렉트릭 램은 하드디스크를 대체할 잠재적인 가능성이 있음에도 불구하고, 아직 그 사용이 제한되고 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 해소하기 위한 것으로서, 불휘발성 메모리 소자(ROM)의 기능과 셀 단위로 접근이 가능한 고속 메모리 소자(RAM)의 기능을 가지면서도 경량이고 저 전력 구동이 가능하며, 기존의 실리콘 공정을 그대로 사용할 수 있어 공정 변화에 대한 부담이 적은 불휘발성 반도체 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 불휘발성 반도체 메모리 소자의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 불휘발성 메모리 소자의 동작 방법을 제공함에 있다.
도 1 내지 도 4는 본 발명의 제1 내지 제4 실시예에 의한 불휘발성 반도체 메모리 소자의 단면도들이다.
도 5 내지 도 10은 도 3에 본 발명의 제3 실시예에 의한 불휘발성 반도체 메모리 소자의 동작 설명을 위한 단면도로써, 도 5 내지 도 7은 데이터 "1"을 기록할 때의 동작과 불휘발성 상태의 데이터 "1"과 데이터 "1"을 읽을 때의 동작을 각각 설명하기 위한 단면도들이고, 도 8 내지 도 10은 데이터 "0"을 기록할 때의 동작과 불휘발성 상태의 데이터 "0"과 데이터 "0"을 읽을 때의 동작을 각각 설명하기 위한 단면도들이다.
도 11 내지 도 13은 도 3에 도시한 불휘발성 반도체 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 14 내지 도 16은 도 1에 도시한 불휘발성 반도체 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 17 내지 도 19는 본 발명의 제3 실시예에 의한 불휘발성 반도체 메모리 소자의 제조 방법에 따라 제조한 불휘발성 반도체 메모리 소자를 이용한 실험예를설명하기 위한 단면도 또는 그래프들로써, 도 17은 실험을 위해 제조한 반도체 메모리 소자의 단면도이고, 도 18은 도 17의 반도체 메모리 소자의 전압-전류 특성을 측정한 그래프이며, 도 19는 도 17의 전압-전류 특성을 상용로그(log)로 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호설명>
40:기판 42:필드 산화막
44:게이트 적층물 46a, 46b:제1 및 제2 불순물층
48, 56:제1 및 제2 층간 절연막 50:콘택홀
52:퀀텀 도트(quantum dot). 54:비정질 유전막
58:홀 60:도전층
62:패드 도전층
상기 기술적 과제를 달성하기 위하여, 본 발명은 한 개의 트랜지스트와 한 개의 커패시터로 구성된 불휘발성 반도체 메모리 소자에 있어서, 상기 커패시터는 하부 전극, 비정질 유전막 및 상부 전극이 순차적으로 구비된 것이나, 상기 비정질 유전막은 상기 전극 측으로부터 방출되는 캐리어를 저장하고, 상기 저장된 캐리어가 상기 전극 측으로 리캡쳐(recapture)될 때까지 상기 방출된 캐리어의 상태를 불휘발성으로 유지하는 캐리어 저장체인 것을 특징으로 하는 불휘발성 반도체 메모리 소자를 제공한다.
여기서, 상기 하부 전극은 상기 트랜지스터가 형성된 기판 또는 상기 트랜지스터와 연결된 패드 도전층이다.
상기 패드 도전층 상에 내열성 금속막으로써 백금(Pt)막 또는 금(Au)막이 더 구비될 수 있다.
상기 기판 상에 또는 상기 패드 도전층 상에 인가 전압의 크기 및 방향에 따라 상기 비정질 유전막에 상기 캐리어를 방출하거나, 상기 방출된 캐리어를 리캡쳐하는 퀀텀 도트가 구비되어 있다. 이때, 상기 퀀텀 도트는 실리콘 아일랜드(Si island)이다.
상기 상부 전극과 상기 비정질 유전막 사이에 상기 퀀텀 도트가 구비되어 있을 수 있고, 이때 상기 기판과 상기 비정질 유전막 사이에 상기 패드 도전층이 구비되어 있을 수 있다.
상기에 있어서, 상기 비정질 유전막으로써, 비정질 실리콘 질화막(예컨대, Si3N4) 또는 비정질 알루미나막(Al2O3)이다.
상기 상부 전극은 금속층으로써 알루미늄(Al)막이다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 트랜지스터를 형성하는 단계와 상기 기판 상에 상기 트랜지스터를 덮는 제1 층간 절연막을 형성하는 단계와 상기 제1 층간 절연막에 상기 기판의 상기 트랜지스터 요소가 노출되는 콘택홀을 형성하는 단계와 인가 전압의 방향 및 크기에 따라 캐리어를 방출하는 퀀텀 도트를 상기 콘택홀을 통해서 노출되는 기판에 형성하는 단계와 상기 제1 층간 절연막 상에 상기 퀀텀 도트를 덮으면서 상기 콘택홀을 채우는 캐리어 저장체를 형성하는 단계와 상기 캐리어 저장체 상에 제2 층간 절연막을 형성하는 단계 및 상기 제2 층간 절연막 상에 상기 캐리어 저장체와 연결되는 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조 방법을 제공한다.
이 과정에서, 상기 퀀텀 도트는 상기 제1 층간 절연막 상에 상기 콘택홀을 채우는 패드 도전층을 형성한 다음, 상기 패드 도전층 상에 형성한다.
상기 퀀텀 도트는 실리콘 아일랜드이다.
상기 캐리어 저장체는 비정질 물질막으로 형성하되, 특히 비정질 실리콘 질화막 또는 비정질 알루미나막으로 형성한다.
또, 상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 트랜지스터를 형성하는 단계와 상기 기판 상에 상기 트랜지스터를 덮는 제1 층간 절연막을 형성하는 단계와 상기 제1 층간 절연막 상에 상기 트랜지스터의 드레인 영역과 연결되도록 캐리어 저장체를 형성하는 단계와 상기 캐리어 저장체 상에 상기 제2 층간 절연막을 형성하는 단계와 상기 제2 층간 절연막에 상기 캐리어 저장체가 노출되는 홀을 형성하는 단계와 상기 홀을 통해 노출되는 캐리어 저장체 상에 인가 전압의 방향 및 크기에 따라 상기 캐리어 저장체로 캐리어를 방출하고, 상기 방출된 캐리어를 리캡쳐하는 퀀텀 도트를 형성하는 단계 및 상기 제2 층간 절연막 상에 상기 퀀텀 도트를 덮으면서 상기 홀을 채우는 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조 방법을 제공한다.
이 과정에서, 상기 캐리어 저장체를 형성하는 단계는 상기 제1 층간 절연막에 상기 트랜지스터의 드레인 영역이 노출되는 콘택홀을 형성하는 단계와 상기 제1 층간 절연막 상에 상기 콘택홀을 채우는 패드 도전층을 형성하는 단계 및 상기 제1 층간 절연막 상에 상기 패드 도전층을 덮는 캐리어 저장체를 형성하는 단계를 더 포함한다.
본 발명은 상기 또 다른 기술적 과제를 달성하기 위해, 기판과 상기 기판 상에 한 개의 트랜지스트와 한 개의 커패시터로 구성된 불휘발성 반도체 메모리 소자에 있어서, 상기 커패시터는 하부 전극, 비정질 유전막 및 상부 전극이 순차적으로 구비된 것이나, 인가 전압의 방향 및 크기에 따라 캐리어를 방출하고 방출된 캐리어를 리캡쳐하는 퀀텀 도트가 상기 전극 측에 구비되어 있고, 상기 비정질 유전막은 상기 퀀텀 도트로부터 방출된 캐리어를 저장하고, 상기 퀀텀 도트에 리캡쳐(recapture)될 때까지 상기 방출된 캐리어를 불휘발성 상태로 유지하는 캐리어 저장체인 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 동작 방법에 있어서, 상기 상부 전극과 상기 기판 사이에 소정의 쓰기 전압을 인가하고 상기 트랜지스터의 게이트에 채널 오픈을 위한 게이트 전압을 인가하여 상기 캐리어 저장체에 데이터를 저장하는 것을 특징으로 하는 반도체 메모리 소자를 제공한다.
이 과정에서, 상기 캐리어가 상기 퀀텀 도트로부터 상기 캐리어 저장체로 방출되도록 상기 상부 전극과 상기 기판사이에 전압을 인가하여 상기 캐리어 저장체에 데이터를 저장한다. 이때, 상기 저장되는 데이터는 "1" 또는 "0"이다.
또, 상기 캐리어가 상기 캐리어 저장체로부터 상기 퀀텀 도트로 리캡쳐되도록 상기 상부 전극과 상기 기판 사이에 전압을 인가하여 상기 캐리어 저장체에 데이터를 저장한다.
또, 상기 상부 전극과 상기 기판 사이에 소정의 읽기 전압을 인가하여 상기 캐리어 저장체에 저장된 상기 데이터를 읽되, 상기 쓰기 전압보다 작은 전압을 인가한다. 이때, 상기 캐리어 저장체에 저장된 데이터는 상기 캐리어 저장체의 전도도를 측정하여 읽는다. 이때, 전도도가 클 때를 상기 캐리어 저장체로부터 데이터 "1"을 읽은 것으로 하고, 작을 때를 데이터 "0"을 읽은 것으로 한다.
이와 같이, 본 발명에 의한 불휘발성 반도체 메모리 소자, 곧 불휘발성 램(NVRAM)은 한 개의 트랜지스터와 이에 전기적으로 연결된 한 개의 커패시터로 구성되어 있되, 하부 전극과 상부 전극 사이에 캐리어 저장체를 구성하고 상기 하부 전극 상에 상기 캐리어 저장체에 덮인 상기 캐리어의 방출 및 리켑쳐를 위한 퀀텀 도트가 구성되어 있다. 따라서, 불휘발성 ROM의 기능 및 셀 단위 접근이 가능한 고속 RAM기능을 가지면서도 경량이고 저 전력 구동이 가능하며, 기존의 제조 공정을 그대로 사용할 수 있어 공정 변화에 대한 부담을 줄일 수 있다.
이하, 본 발명의 실시예에 의한 반도체 소자의 불휘발성 램(NVRAM)과 그 제조 및 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 그리고 각 실시예에서 동일한 참조번호 및 부호는 동일한 부재를 나타낸다.
먼저, 본 발명의 제1 내지 제4 실시예에 의한 반도체 소자의 불휘발성 램에 대해 설명한다.
<제1 실시예>
도 1을 참조하면, 기판(40)은 소자들이 형성되는 활성영역(A)과 상기 소자들을 전기적으로 분리시키기 위한 필드 영역(F)으로 구분되어 있다. 필드 영역(F)에 로코스(LOCOS) 형태의 필드 산화막(42)이 형성되어 있다. 필드 영역(F)에 로코스형필드 산화막외에 다른 형태의 필드 산화막, 예컨대 트렌치형 필드 산화막이 형성될 수도 있다. 필드 산화막(42) 사이의 기판(40) 상에 게이트 적층물(44)이 형성되어 있다. 게이트 적층물(44)은 도시를 간략하게 하기 위한 것으로써, 게이트 산화막, 게이트 전극 및 게이트 보호막과 이들의 측벽을 둘러싸는 게이트 스페이서로 구성되어 있다. 게이트 적층물(44)과 필드 산화막(42) 사이의 기판(40)에 도전성 불순물이 주입된 불순물층(46a, 46b)이 형성되어 있다. 불순물층(46a, 46b) 중 제1 불순물층(46a)은 트랜지스터의 소오스 영역이고, 제2 불순물층(46b)은 드레인 영역이다. 게이트 적층물(44)과 불순물층(46a, 46b)으로 트랜지스터가 구성된다. 계속해서, 상기 트랜지스터가 형성된 기판(40) 상에 상기 트랜지스터와 필드 산화막(42)을 덮는 제1 층간 절연막(48)이 형성되어 있다. 제1 층간 절연막(48)에 상기 트랜지스터의 제2 불순물층(46b)이 노출되는 콘택홀(50)이 형성되어 있다. 콘택홀(50)을 통해서 노출되는 제2 불순물층(46b)의 표면에 복수개의 퀀텀 도트(52)가 서로 이격된 상태로 형성되어 있다. 퀀텀 도트(52)는 실리콘 아일랜드(Si island)로써 외부인가 전압의 방향 및 크기에 따라 캐리어, 예컨대 전자를 방출하거나 방출된 전자를 리켑쳐(recapture) 한다. 또, 저장된 캐리어가 퀀텀 도트(52)에 리캡쳐되기 전까지 외부 전압이 제거된 상태에서도 캐리어 상태를 불휘발성 상태로 유지한다. 제1 층간 절연막(48) 상에 퀀텀 도트(52)를 덮으면서 콘택홀(50)을 채우는 비정질 유전막(54)이 형성되어 있다. 비정질 유전막(54)은 퀀텀 도트(52)로부터 방출되는 캐리어가 저장되는 캐리어 저장체로써 비정질 실리콘 질화막(Si3N4) 또는 비정질 알루미나막(Al2O3) 등이다. 비정질 유전막(54) 상에 제2 층간 절연막(56)이 형성되어 있되, 비정질 유전막(54)이 노출되는 홀(58)이 형성되어 있다. 제2 층간 절연막(60) 상으로 홀(62)을 채우는 도전층(60)이 형성되어 있다. 도전층(60)은 알루미늄(Al)층과 같은 금속층 패턴으로써, 상부 전극으로 사용된다. 이에 대해, 기판(40)은 트랜지스터와 연결된 하부 전극으로 볼 수 있다. 따라서, 도 1은 한 개의 트랜지스터와 비정질 유전막(54)을 포함하여 불휘발성 특성을 나타내는 한 개의 커패시터로 구성된 불휘발성 램을 나타낸 것으로 볼 수 있다.
<제2 실시예>
도 2를 참조하면, 퀀텀 도트(52)가 패드 도전층(62) 상에 형성되어 있다. 구체적으로, 제1 층간 절연막(48) 상에 콘택홀(50)을 채우는 패드 도전층(62)이 형성되어 있고, 패드 도전층(62) 상에 복수개의 퀀텀 도트(52)가 서로 이격된 상태로 형성되어 있다. 그리고 제1 층간 절연막(48) 상에 퀀텀 도트(52) 및 패드 도전층(62)을 덮는 비정질 유전막(54)이 형성되어 있다. 나머지 부분은 제1 실시예와 동일하다.
<제3 실시예>
퀀텀 도트(52)가 형성된 위치가 제1 실시예와 다르다.
즉, 제1 실시예의 경우, 도 1에서 볼 수 있듯이, 퀀텀 도트(52)는 비정질 유전막(54) 아래의 콘택홀(50)을 통해서 노출되는 기판(40)의 제2 불순물층(46b) 상에 형성되어 있으나, 제3 실시예의 경우, 도 3에 도시한 바와 같이, 홀(58)을 통해 노출되는 비정질 유전막(54)의 일부 영역 상에 형성되어 있다.
<제4 실시예>
도 4에 도시한 바와 같이, 제4 실시예는 제3 실시예와 마찬가지로 퀀텀 도트(52)가 비정질 유전막(54) 상에 형성되어 있으나, 비정질 유전막(54)과 콘택홀(50)을 통해 노출되는 기판(40) 사이에 패드 도전층(62)이 형성되어 있는 것을 특징으로 한다.
다음에는 이와 같은 불휘발성 메모리 소자에 데이터를 기록하는 과정과 읽는 과정을 통해 불휘발성 메모리 소자의 동작을 설명한다.
상기한 불휘발성 메모리 소자는 상부 및 하부 전극에 인가되는 전압의 방향및 크기에 따라 비정질 유전막(54) 내의 캐리어 밀도가 달라지고, 그 결과 비정질 유전막(54)의 전도도(저항)가 달라지는데, 이러한 특성을 이용하여 데이터의 기록과 읽기가 행해진다.
먼저, 제1 내지 제4 실시예에 의한 불휘발성 메모리 소자 중에서 퀀텀 도트(52)가 비정질 유전막(54) 상에 형성되어 있고, 비정질 유전막(54)과 기판(40)이 콘택홀(50)을 통해 직접 접촉되어 있어 기판(40)이 하부 전극으로 사용된 제3 실시예에 의한 불휘발성 메모리 소자를 이용한 데이터 기록 과정의 하나로써, 데이터 "1"을 기록하는 과정을 설명한다.
도 5를 참조하면, 게이트 적층물(44)에 채널 오픈을 위한 게이트 전압(Vg)을 인가하고 상부전극으로 사용되는 도전층(60)을 접지시킨다. 그리고 소오스 영역(46a)에 Vd를 인가한다. 이렇게 해서, 비정질 유전막(54) 상에 형성된 퀀텀 도트(52)에 음(-)의 전압이 인가되고, 비정질 유전막(54)의 기판(40)과 접촉되는 부분에 양(+)의 전압이 인가됨으로써, 퀀텀 도트(52)에서 캐리어 저장체인 비정질 유전막(54)으로 전자(E)가 방출된다. 이 결과, 비정질 유전막(54) 내의 캐리어 밀도, 곧 전자 밀도는 높아지게 되고, 이 상태를 데이터 "1"이 기록된 것으로 간주한다.
한편, 도 6을 참조하면, 이러한 상태는 도전층(60) 및 기판(40) 양단에서 전압을 제거하더라도 유지되므로, 비정질 유전막(54)에 기록된 데이터 "1"은 휘발되지 않음을 알 수 있다.
이어서, 비정질 유전막(54)에 기록된 데이터 "1"을 읽는 과정을 설명한다.
도 7을 참조하면, 비정질 유전막(54)의 전도도를 측정하여 기록된 데이터"1"을 읽기 위해 게이트 적층물(44)에 Vg를 인가하여 채널을 오픈시키고 도전층(60)에 읽기 전압(Vr)을 인가하면서 소오스 영역인 제1 불순물층(46a)을 접지시킨다. 이때, 읽기 전압(Vr)에 의해 기록된 데이터가 달라지는 것을 방지하기 위해, 데이터 "1"을 기록할 때의 양자 사이의 전위차보다 작게 하는 것이 바람직하다. 그리고 제1 불순물층(46a)에 전류를 측정하기 위한 전류계를 연결한다.
데이터 "1"은 비정질 유전막(54) 내의 전자 밀도가 높은 상태이므로, 도전층(60)과 제1 불순물층(46a) 사이에 흐르는 전류는 전류계에서 큰 전류값으로 나타나게 되어 비정질 유전막(54)의 전도도는 큰 값으로 측정된다. 이와 같이, 비정질 유전막(54)의 전도도가 큰 값으로 측정되는 것은 비정질 유전막(54) 내의 전자 밀도가 높은 것에 기인하므로, 전도도 값이 클 때를 비정질 유전막(54)의 상태를 읽은 것으로 하여 데이터 "1"을 읽은 것으로 한다.
계속해서, 도 8 내지 도 10을 참조하여, 데이터 "0"을 기록하는 과정과 기록된 데이터 "0"을 읽는 과정을 설명한다. 이때, 데이터 "1"과 "0"의 상태는 정반대이므로, 인가 전압의 극성도 반대가 된다.
즉, 도 8을 참조하면, 게이트 적층물(44)에 채널 오픈을 위한 게이트 전압(Vg)을 인가하고 도전층(60)에 Vp를 인가하면서 제1 불순물층(46a)을 접지시킨다. 이와 같이, 퀀텀 도트(52)의 전위를 높임으로써, 데이터 "1"의 상태에 해당하는 비정질 유전막(54) 내의 전자 밀도는 전자들이 퀀텀 도트(52)에 리캡쳐되면서 급격히 낮아지게 된다. 비정질 유전막(54)의 이러한 상태를 데이터 "0"이 기록된 것으로 간주한다. 곧, 데이터 "0"이 기록된 상태는 비정질 유전막(54) 내의 전자밀도가 매우 낮아 진 상태를 의미한다.
이후, 도전층(60) 및 기판(40)의 양단에 인가한 전압을 제거하면, 도 9에 도시한 바와 같이, 비정질 유전막(54)의 상태는 캐리어 밀도가 낮은 상태로 유지된다. 곧 데이터 "0"의 상태는 휘발되지 않고 그대로 유지된다.
이어서, 비정질 유전막(54)에 기록된 데이터 "0"을 읽는 과정을 설명한다.
도 10을 참조하면, 게이트 적층물(44)에 게이트 전압(Vg)을 인가한다. 동시에, 도전층(60)에 기판(40)에 비해 전위가 낮은 읽기 전압(Vr)을 인가한다. 이에 따라, 도전층(60)과 제1 불순물층(46a) 사이에 전류가 흐르게 된다. 데이터 "0"을 읽는 과정은 도 7에서 설명한 데이터 "1"을 읽는 과정과 동일하다. 하지만, 비정질 유전막(54) 내의 전자 밀도는 데이터 "1"의 경우에 비해 훨씬 낮으므로, 도전층(60)과 기판(40) 사이에 흐르는 전류도 데이터가 "1"일 때에 비해 훨씬 작고, 비정질 유전막(54)의 전도도 또한 훨씬 작아진다. 이와 같이, 비정질 유전막(54)의 전도도가 낮을 때를 데이터 "0"을 판독한 것으로 한다.
상기 읽기 과정에서 읽기 전압(Vr)은 쓰기 전압(Vp 또는 Vd)보다 훨씬 작으므로, 데이터를 읽은 후에도 비정질 유전막(54) 내의 전자 밀도 분포는 그대로 유지된다. 곧, 데이터를 읽은 후에도 데이터는 휘발되지 않는다.
한편, 제1 및 제2 실시예에 의한 불휘발성 반도체 메모리 소자의 경우에는 도 1 및 도 2에 도시한 바와 같이 퀀텀 도트(52)가 비정질 유전막(54) 아래에 형성되어 있으므로, 상기한 각 동작을 수행하기 위한 인가 전압 방향은 반대가 되어야 한다.
다음에는 본 발명의 실시예에 의한 반도체 소자의 불휘발성 RAM 제조 방법을 설명한다. 특히, 본 발명의 제3 실시예에 의한 반도체 소자의 불휘발성 RAM에 대한 제조 방법을 설명한다.
도 11을 참조하면, 기판(40)을 셀 및 주변회로 영역으로 구분한 다음, 각 영역을 다시 활성영역(A)과 필드영역(F)으로 구분한다. 필드 영역(F)에 필드 산화막(42)을 형성한다. 필드 산화막(42)은 로코스형으로 형성한다. 하지만, 다른 형태로 형성해도 무방하다. 예를 들면, 필드 산화막(42)이 형성된 위치에 소정의 깊이로 트렌치를 형성한 다음, 상기 트렌치에 절연막을 채워서 형성되는 트렌치형 필드 산화막을 형성할 수도 있다. 기판(40)의 활성 영역(A) 상에 게이트 전극 및 부속 물질막을 포함하는 게이트 적층물(44)을 형성한다. 게이트 적층물(44)이 형성된 결과물 전면에 도전성 불순물을 이온 주입하여 게이트 적층물(44) 둘레의 기판(40)에 불순물층(46a, 46b)을 형성한다. 이 중에서, 제1 불순물층(46a)은 소오스 영역이고, 제2 불순물층(46b)은 드레인 영역이다. 이렇게 해서, 기판(40)에 트랜지스터가 형성된다. 기판(40) 상에 상기 트랜지스터를 덮는 제1 층간 절연막(48)을 형성한 다음, 그 표면을 평탄화 한다. 이후, 제1 층간 절연막(48)에 제2 불순물층(46b)가 노출되는 콘택홀(50)을 형성한다. 제1 층간 절연막(48) 상에 콘택홀(50)을 채우는 비정질 유전막(54)을 형성한다.
한편, 비정질 유전막(54)이 기판(40)과 직접 접촉되는 형태로 형성할 수도 있지만, 콘택홀(50)의 종횡비(aspect ratio)가 크거나 오믹 콘택(ohmic contact) 저항의 개선이 필요한 경우, 제1 층간 절연막(48) 상에 콘택홀(50)을 채우는 패드도전층(도 4의 "62"참조)을 형성한 다음, 상기 패드 도전층과 접촉되도록 비정질 유전막(54)을 형성할 수도 있다.
비정질 유전막(54)은 캐리어 저장체로써 사용되며, 비정질 실리콘 질화막(Si3N4) 또는 비정질 알루미나막(Al2O3)으로 형성한다.
도 12를 참조하면, 비정질 유전막(54) 상에 제2 층간 절연막(56)을 형성한다. 제2 층간 절연막(56)에 비정질 유전막(54)의 일부 영역이 노출되는 홀(58)을 형성한다. 홀(58)이 형성되는 위치는 반드시 특정하지 않아도 무방하나, 콘택홀(50) 위에 대응되도록 형성하는 것이 바람직하다. 홀(58)을 통해 노출되는 비정질 유전막(54) 상에 인가되는 전압의 방향 및 크기에 따라 캐리어(예컨대, 전자)를 비정질 유전막(54)으로 방출하거나 방출된 전자를 비정질 유전막(54)으로부터 리켑쳐하는 복수개의 퀀텀 도트(52)를 형성한다. 퀀텀 도트(52)는 실리콘(Si)을 이용하여 형성하되, 아일랜드(island) 형태로 형성한다. 따라서, 비정질 유전막(54)의 노출된 영역 상에는 복수개의 실리콘 아일랜드가 형성된다. 상기 실리콘 아일랜드는 비정질 유전막(54)의 노출된 영역뿐만 아니라 제2 층간 절연막(56) 상에도 형성될 수 있으나, 도시의 편의 상, 비정질 유전막(54)의 노출된 영역 상에 만 도시하였다.
도 13을 참조하면, 제2 층간 절연막(56) 상에 퀀텀 도트(52)를 덮으면서 홀(58)을 채우는 도전층(60)을 형성한다. 도전층(60)은 상부 전극으로 사용되며 알루미늄층으로 형성하는 것이 바람직하다.
한편, 콘택홀(50)의 경우와 마찬가지로, 홀(58)의 종횡비가 큰 경우 또는 상부 전극으로 알루미늄층 대신 다른 도전성 물질층을 사용하고, 상기 다른 도전성 물질층이 퀀텀 도트(52)와 부합되지 않는 경우, 양자간의 오믹 콘택 저항을 개선하기 위해, 제2 층간 절연막(56) 상에 홀(58)을 채우는 패드 도전층을 형성한 다음, 상기 패드 도전층 상에 도전층(60)을 형성할 수도 있다.
이렇게 해서, 한 개가 트랜지스터와 비정질 유전막을 캐리어 저장체로 갖는 한 개의 커패시터로 구성된 불휘발성 램이 완성된다.
한편, 도 14 내지 도 16에 도시한 바와 같이, 퀀텀 도트는 비정질 유전막 아래에 형성할 수도 있다.
구체적으로, 도 14를 참조하면, 트랜지스터가 형성된 기판(40) 상에 트랜지스터를 덮는 제1 층간 절연막(48)을 형성한다. 제1 층간 절연막(48)에 제2 불순물층(46b)이 노출되는 콘택홀(50)을 형성한다.
도 15를 참조하면, 기판(40)의 콘택홀(50)을 통해서 노출되는 영역 상에 복수개의 퀀텀 도트(52)를 형성한다. 퀀텀 도트(52)는 실리콘 아일랜드이다. 제1 층간 절연막(48) 상에 퀀텀 도트(52)를 덮고 콘택홀(50)을 채우는 비정질 유전막(54)을 형성하고 그 표면을 평탄화한다.
이후, 도 16에 도시한 바와 같이, 비정질 유전막(54) 상에 제2 층간 절연막(56)을 형성하고, 제2 층간 절연막(56)에 비정질 유전막(54)이 노출되는 홀(58)을 형성한다. 그리고 제2 층간 절연막(56) 상에 홀(58)을 채우는 도전층(60)을 형성한다.
<실험예>
본 발명자는 본 발명에 의한 불휘발성 램의 전기적 특성을 실험적으로 검증하기 위해, 본 발명의 제3 실시예에 의한 불휘발성 램 제조 방법에 따라 퀀텀 도트가 비정질 유전막 상에 구비된 불휘발성 램을 제조한 다음, 기판과 상부 전극에 전압을 인가하여 제조한 불휘발성 램의 전기적 특성을 측정하였다. 이때, 트랜지스터의 형성 여부는 본 전기적 특성에 영향을 미치지 않으므로, 편의 상 트랜지스터의 형성은 생략하였다.
구체적으로, 도 17을 참조하면, 먼저 불휘발성 램을 제조하기 위해 n+형 실리콘 웨이퍼(100) 상에 비정질 질화막(110)을 30nm정도의 두께로 형성한 다음, 비정질 질화막(110) 상에 1nm 정도의 두께로 복수개의 실리콘 아일랜드(120)를 형성하였다. 이어서, 비정질 질화막(110) 상에 복수개의 실리콘 아일랜드(120)를 덮는 알루미늄층(130)을 150nm정도의 두께로 형성하였다. 이렇게 형성한 불휘발성 램의 실리콘 웨이퍼(100)와 알루미늄층(130) 사이에 전압(140)을 인가하여 상기 불휘발성 램의 전기적 특성을 측정하였다.
도 18은 이렇게 측정한 결과를 나타낸 그래프로써, 알루미늄층(130)과 실리콘 웨이퍼(100) 사이의 전위차가 양(+)이고, 그 값이 6V∼7V사이일 때, 급격한 전류의 감소가 나타남을 알 수 있었다. 또한, 알루미늄층(130)과 실리콘 웨이퍼(100) 사이의 전위차가 음(-)이고, 그 값이 -7V∼-8V사이일 때, 급격한 전류의 증가가 나타남을 알 수 있었다.
이와 같은 전류의 급격한 증감은 상기한 데이터 "1" 및 "0"의 기록 과정에서 나타나는 비정질 유전막 내의 캐리어(전자)밀도의 증감과 일치한다.
도 19는 도 18의 전류 값을 상용로그(log)값으로 나타낸 그래프로써, 인가하는 전압의 방향에 따라 특정 전압에서 전류의 급격한 증감이 나타나는 것을 명확히 볼 수 있다. 참조부호 P1은 전류의 급격한 증가를, 참조부호 P2는 급격한 감소를 나타낸다.
이와 같이, 상기한 설명에는 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 비정질 유전막으로써, 비정질 실리콘 질화막이나 비정질 알루미나막외의 다른 물질막을 사용할 수 있을 것이다. 예컨대, PZT나 BST등과 같은 고유전율을 갖는 유전막을 비정질 상태로 사용할 수 있을 것이다. 또, 퀀텀 도트 물질로써, 실리콘외의 다른 물질막을 사용할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명에 의한 불휘발성 반도체 메모리 소자, 곧 불휘발성 램(NVRAM)은 한 개의 트랜지스터와 이에 전기적으로 연결된 한 개의 커패시터로 구성되어 있되, 하부 전극과 상부 전극 사이에 불휘발성 캐리어 저장체가 구비되어 있고 상기 캐리어 저장체 아래 또는 위에 인가 전압의 방향 및 크기에 따라 캐리어의 방출 및 리캡쳐를 위한 퀀텀 도트가 구비되어 있다. 따라서, 본 발명의 불휘발성 램은 불휘발성 ROM의 기능 및 셀 단위 접근이 가능한 고속 RAM기능을 가지면서도 경량이고 저 전력 구동이 가능하며, 기존의 제조 공정을 그대로 사용할 수 있어 공정 변화에 대한 부담을 줄일 수 있다.

Claims (29)

  1. 기판과 상기 기판 상에 한 개의 트랜지스트와 한 개의 커패시터로 구성된 불휘발성 반도체 메모리 소자에 있어서,
    상기 커패시터는 하부 전극, 비정질 유전막 및 상부 전극이 순차적으로 구비된 것이나, 상기 비정질 유전막은 상기 전극 측으로부터 방출되는 캐리어를 저장하고, 상기 저장된 캐리어가 상기 전극 측으로 리캡쳐(recapture)될 때까지 상기 방출된 캐리어의 상태를 불휘발성으로 유지하는 캐리어 저장체인 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 비정질 유전막과 상기 기판 사이에 상기 트랜지스터의 드레인 영역이 노출되도록 상기 기판이 노출되는 콘택홀이 포함된 층간 절연막이 형성되어 있고, 상기 비정질 유전막은 상기 콘택홀을 통해 상기 기판에 연결되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  3. 제 2 항에 있어서, 상기 층간 절연막 상에 상기 콘택홀을 통해 상기 기판과 연결된 패드 도전층이 형성되어 있고, 상기 패드 도전층 상에 상기 비정질 유전막이 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  4. 제 3 항에 있어서, 상기 전극과 상기 비정질 유전막 사이의 계면에 인가전압의 방향 및 크기에 따라 상기 캐리어를 상기 비정질 유전막으로 방출하거나 방출된 캐리어를 상기 비정질 유전막으로부터 리캡쳐하는 퀀텀 도트가 구비되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  5. 제 4 항에 있어서, 상기 퀀텀 도트는 적어도 상기 비정질 유전막과 상기 콘택홀을 통해 노출되는 기판 사이의 계면에 구비되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  6. 제 4 항에 있어서, 상기 퀀텀 도트는 적어도 상기 비정질 유전막과 상기 상부 전극 사이의 계면에 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  7. 제 4 항에 있어서, 상기 퀀텀 도트는 적어도 상기 비정질 유전막과 상기 패드 도전층 사이의 계면에 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  8. 제 1 항에 있어서, 상기 하부 전극은 상기 트랜지스터가 형성된 기판 자체인 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  9. 제 1 항 내지 제 7 항에 있어서, 상기 비정질 유전막은 비정질 실리콘 질화막 또는 비정질 알루미나막인 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  10. 제 4 내지 제 7 항에 있어서, 상기 퀀텀 도트는 실리콘 아일랜드(Si island)인 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  11. 제 1 항에 있어서, 상기 상부 전극은 알루미늄(Al)막인 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  12. 기판 상에 트랜지스터를 형성하는 단계;
    상기 기판 상에 상기 트랜지스터를 덮는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막에 상기 기판의 상기 트랜지스터 요소가 노출되는 콘택홀을 형성하는 단계;
    인가 전압의 방향 및 크기에 따라 캐리어를 방출하는 퀀텀 도트를 상기 콘택홀을 통해서 노출되는 기판에 형성하는 단계;
    상기 제1 층간 절연막 상에 상기 퀀텀 도트를 덮으면서 상기 콘택홀을 채우는 캐리어 저장체를 형성하는 단계;
    상기 캐리어 저장체 상에 제2 층간 절연막을 형성하는 단계; 및
    상기 제2 층간 절연막 상에 상기 캐리어 저장체와 연결되는 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서, 상기 퀀텀 도트는 상기 제1 층간 절연막 상에 상기 콘택홀을 채우는 패드 도전층을 형성한 다음, 상기 패드 도전층 상에 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조 방법.
  14. 제 12 항에 있어서, 상기 퀀텀 도트는 실리콘 아일랜드로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조 방법.
  15. 제 12 항에 있어서, 상기 캐리어 저장체는 비정질 유전막으로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조 방법.
  16. 제 15 항에 있어서, 상기 비정질 유전막은 비정질 실리콘 질화막 또는 비정질 알루미나막으로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조 방법.
  17. 기판 상에 트랜지스터를 형성하는 단계;
    상기 기판 상에 상기 트랜지스터를 덮는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 상기 트랜지스터의 드레인 영역과 연결되도록 캐리어 저장체를 형성하는 단계;
    상기 캐리어 저장체 상에 상기 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막에 상기 캐리어 저장체가 노출되는 홀을 형성하는 단계;
    상기 홀을 통해 노출되는 캐리어 저장체 상에 인가 전압의 방향 및 크기에 따라 상기 캐리어 저장체로 캐리어를 방출하고, 상기 방출된 캐리어를 리캡쳐하는 퀀텀 도트를 형성하는 단계; 및
    상기 제2 층간 절연막 상에 상기 퀀텀 도트를 덮으면서 상기 홀을 채우는 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조 방법.
  18. 제 17 항에 있어서, 상기 캐리어 저장체를 형성하는 단계는
    상기 제1 층간 절연막에 상기 트랜지스터의 드레인 영역이 노출되는 콘택홀을 형성하는 단계;
    상기 제1 층간 절연막 상에 상기 콘택홀을 채우는 패드 도전층을 형성하는 단계; 및
    상기 제1 층간 절연막 상에 상기 패드 도전층을 덮는 캐리어 저장체를 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조 방법.
  19. 제 17 항에 있어서, 상기 퀀텀 도트는 실리콘 아일랜드로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조 방법.
  20. 제 17 항 또는 제 18 항에 있어서, 상기 캐리어 저장체는 비정질 유전막으로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조 방법.
  21. 제 20 항에 있어서, 상기 비정질 유전막은 비정질 실리콘 질화막 또는 비정질 알루미나막으로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조 방법.
  22. 기판과 상기 기판 상에 한 개의 트랜지스트와 한 개의 커패시터로 구성된 불휘발성 반도체 메모리 소자에 있어서, 상기 커패시터는 하부 전극, 비정질 유전막 및 상부 전극이 순차적으로 구비된 것이나, 인가 전압의 방향 및 크기에 따라 캐리어를 방출하고 방출된 캐리어를 리캡쳐하는 퀀텀 도트가 상기 전극 측에 구비되어 있고, 상기 비정질 유전막은 상기 퀀텀 도트로부터 방출된 캐리어를 저장하고, 상기 퀀텀 도트에 리캡쳐(recapture)될 때까지 상기 방출된 캐리어를 불휘발성 상태로 유지하는 캐리어 저장체인 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 동작 방법에 있어서,
    상기 상부 전극과 상기 기판 사이에 소정의 쓰기 전압을 인가하고 상기 트랜지스터의 게이트에 채널 오픈을 위한 게이트 전압을 인가하여 상기 캐리어 저장체에 데이터를 저장하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  23. 제 22 항에 있어서, 상기 캐리어가 상기 퀀텀 도트로부터 상기 캐리어 저장체로 방출되도록 상기 상부 전극과 상기 기판사이에 전압을 인가하여 상기 캐리어 저장체에 데이터를 저장하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 동작 방법.
  24. 제 23 항에 있어서, 상기 저장되는 데이터는 "1" 또는 "0"인 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 동작 방법.
  25. 제 22 항에 있어서, 상기 캐리어가 상기 캐리어 저장체로부터 상기 퀀텀 도트로 리캡쳐되도록 상기 상부 전극과 상기 기판 사이에 전압을 인가하여 상기 캐리어 저장체에 데이터를 저장하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 동작 방법.
  26. 제 25 항에 있어서, 상기 데이터는 "1" 또는 "0"인 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 동작 방법.
  27. 제 23 항 또는 제 25 항에 있어서, 상기 상부 전극과 상기 기판 사이에 소정의 읽기 전압을 인가하여 상기 캐리어 저장체에 저장된 상기 데이터를 읽되, 상기쓰기 전압보다 작은 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 동작 방법.
  28. 제 27 항에 있어서, 상기 캐리어 저장체에 저장된 데이터는 상기 캐리어 저장체의 전도도를 측정하여 읽는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 동작 방법.
  29. 제 28 항에 있어서, 상기 캐리어 저장체의 전도도를 측정하여 상기 전도도가 클 때를 상기 캐리어 저장체로부터 데이터 "1"을 읽은 것으로 하고, 작을 때를 데이터 "0"을 읽은 것으로 하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 동작 방법.
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