KR20020016653A - Virtual path identifier/virtual channel identifier transfer table desgined inner asic by using register flip flop - Google Patents
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 20
- 230000015654 memory Effects 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 9
- IBBLRJGOOANPTQ-JKVLGAQCSA-N quinapril hydrochloride Chemical compound Cl.C([C@@H](C(=O)OCC)N[C@@H](C)C(=O)N1[C@@H](CC2=CC=CC=C2C1)C(O)=O)CC1=CC=CC=C1 IBBLRJGOOANPTQ-JKVLGAQCSA-N 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000002716 delivery method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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Abstract
Description
본 발명은 레지스터 플립플롭을 이용해 에이직 내부에 설계된 브이피아이/브이시아이 변환테이블에 관한 것으로, 특히 외부 메모리가 아닌 내부 설계에 적당하도록 플립플롭과 램을 동시에 사용하여 설계한 브이피아이/브이시아이 변환테이블에 관한 것이다.The present invention relates to a Vpia / Vsia conversion table designed inside AIZ using a register flip-flop, and in particular, a Vpia / VSI designed using both a flip-flop and a RAM to be suitable for an internal design rather than an external memory. Regarding the child conversion table.
브이피아이(VPI:가상경로식별신호)/브시아이(VCI:가상채널식별신호)(VIRTUAL PATH IDENTIFIER/VIRTUAL CHANNEL IDENTIFIER)는 비동기식전송모드(ATM)에 사용되는 셀 헤더에 각 셀이 자기가 속한 가상경로(VP) 및 가상채널(VC)를 식별하기 위하여 붙인 레이블을 말한다.VPI (Virtual Path Identification Signal) / VCI (Virtual Channel Identification Signal) (VIRTUAL PATH IDENTIFIER / VIRTUAL CHANNEL IDENTIFIER) is a virtual header to which each cell belongs to a cell header used in asynchronous transmission mode (ATM). Refers to a label attached to identify a path VP and a virtual channel VC.
그리하여, VP교차연결자/VC스위치에서는 도착하는 셀의 VPI 및 VCI의 번호를 설정된 LOOK UP TABLE에 의해 출력측의 VPI 및 VCI번호로 변환하여 전송경로를 선택하게 된다.Thus, the VP cross connector / VC switch selects the transmission path by converting the number of VPI and VCI of the arriving cell to the VPI and VCI numbers of the output side by the set lookup table.
상기 ATM(ASYNCHRONOUS TRANSFER MODE)은 정보를 약속된 크기의 패킷으로 나누고 각 패킷의 헤더부분에 목적지 정보를 부가하여 전송한 후 원래의 정보로 환원하는 방식으로 일정한 크기의 패킷을 셀(CELL)이라 하며 이중에서 정보영역은 48 Byte이고 헤더영역은 5 Byte이며, 전자식교환에 사용되는 디지털 시분할 방식이 이용자 정보의 목적지가 시간축상의 타임슬롯과 연계되므로 동기식전달방식이라고 지칭되는 반면에 ATM에서는 헤더의 주소로 이용자 정보를 구분하기 때문에 시간축 상에 놓인 셀의 위치와는 아무런 관계가 없어 비동기식 전달방식이라 칭하고 있다.The ATM (ASYNCHRONOUS TRANSFER MODE) divides the information into packets of a promised size, adds destination information to the header portion of each packet, transmits the information, and reduces the packet to the original information. Among them, the information area is 48 bytes and the header area is 5 bytes. The digital time division method used for electronic exchange is called synchronous delivery method because the destination of user information is associated with the time slot on the time axis. Because it distinguishes user information, it has nothing to do with the position of the cell on the time axis and is called asynchronous delivery.
도 1은 VPI/VCI교환에 대한 종래 구성도를 보인 것으로, ATM 셀 교환을 위해 셀 입력단에서 라우팅정보(30)를 셀에 부착하며, 에이직(ASIC) 내부 교환단에 입력된 셀은 라우팅정보(30)에 의해 출력이 결정된다. 따라서, 입력단에는 입력셀의 VPI/VCI값(10)과 라우팅정보(30)를 일대일로 매핑시킨 VPI/VCI테이블(20)을 가지고있으며, 셀이 입력되면 VPI/VCI에 의해 해당 라우팅정보(30)를 찾아 셀에 부가하게 된다.Figure 1 shows a conventional configuration for the VPI / VCI exchange, attaching the routing information 30 to the cell at the cell input terminal for ATM cell exchange, the cell input to the ASIC internal switch is routing information The output is determined by 30. Therefore, the input terminal has a VPI / VCI table 20 in which the VPI / VCI value 10 of the input cell and the routing information 30 are mapped one-to-one, and when the cell is input, the corresponding routing information (30) by VPI / VCI. ) And add it to the cell.
또한, 셀의 VPI/VCI는 교환기를 통과하면 다른값으로 변환되어야 하며, 변환된 VPI/VCI값(40)도 입력셀의 VPI/VCI값(10)에 의해 결정되어야 하므로 하나의 VPI/VCI테이블(20)에 라우팅정보(30)와 VPI/VCI값(10)을 가지고 있어야 한다.In addition, the VPI / VCI of the cell must be converted to another value when passing through the exchange, and the converted VPI / VCI value 40 must also be determined by the VPI / VCI value 10 of the input cell. It should have routing information 30 and VPI / VCI value 10 in (20).
도 2a에서 보여지듯이, 8비트의 VPI값과 16비트의 VCI값(10-1,10-2)이 동시에 VPI/VCI테이블(20)에 입력되어, 즉 24비트의 VPI/VCI값(10-1,10-2)이 램(RAM)의 어드레스가 되어 변환된 32비트의 VPI/VCI값 및 라우팅정보(40-1)를 출력하게 된다.As shown in Fig. 2A, 8-bit VPI values and 16-bit VCI values 10-1 and 10-2 are simultaneously input to the VPI / VCI table 20, i.e., 24-bit VPI / VCI values 10-. 1 and 10-2 are addresses of RAMs, and output the converted 32-bit VPI / VCI values and routing information 40-1.
아울러, 도 2b와 같이, 16비트의 VCI값(10-4)과 컨트롤비트(10-5)가 VCI테이블(20')에 입력되어 VPI/VCI테이블(20)의 포인터값(10-7)으로 출력되고, VPI 8비트값(10-6)과 상기 포인터값(10-7) 및 VCI테이블(20')을 거친 컨트롤비트(10-8)가 상기 VPI/VCI테이블(20)에 입력되어, 즉 어드레스 번지가 되어 변환된 VPI/VCI값과 라우팅정보(40-2)를 출력하게 된다.In addition, as shown in FIG. 2B, a 16-bit VCI value 10-4 and a control bit 10-5 are input to the VCI table 20 ′ to indicate a pointer value 10-7 of the VPI / VCI table 20. And a control bit 10-8 passing through the VPI 8-bit value 10-6, the pointer value 10-7, and the VCI table 20 ′ is input to the VPI / VCI table 20. That is, the address becomes the address and outputs the converted VPI / VCI value and routing information 40-2.
이러한 과정을 통해 입력되는 셀은 고속으로 전달되고 입력셀의 VPI/VCI값에 의한 테이블 참조도 고속으로 이루어져야 하므로 소프트웨어에 의한 처리가 불가능하게 된다. 따라서, 실제 구현시 헤더변환테이블을 고속의 메모리로 구성하고 VPI/VCI 어드레스 버스(BUS)로 하여 메모리내에 저장된 라우팅정보와 출력 VPI/VCI값을 읽어내는 방법을 사용한다.The cell input through this process is delivered at high speed, and the table reference by the VPI / VCI value of the input cell must be made at high speed, thereby making it impossible to process by software. Therefore, in actual implementation, the header conversion table is configured as a high speed memory, and the VPI / VCI address bus (BUS) is used to read routing information and output VPI / VCI values stored in the memory.
예컨대, 도 2a의 경우에는 224×32의 램이 요구되고, 도 2b의 경우에는 217×8(128K×8)의 램 두개가 요구된다. 이러한 램은 크기가 매우 크기 때문에 대개 ASIC설계시 고속의 메모리로 외부에 구성하고, VPI/VCI값을 이용하여 메모리내에 저장된 라우팅정보와 출력 VPI/VCI값을 읽어내는 방법을 사용하여야만 한다.For example, in the case of FIG. 2A, 2 24 x 32 rams are required, and in FIG. 2b, two 17 x 8 (128 K x 8) rams are required. Since these RAMs are very large, they usually have to be configured externally with high-speed memory when designing ASICs and to read routing information and output VPI / VCI values stored in memory using VPI / VCI values.
따라서, ASIC설계시 고속의 메모리로 외부에 구성하여야 하므로 고가의 비용이 요구됨은 물론 메모리로 구성된 테이블을 ASIC 내부에 설계하기 위해서는 많은 수의 게이트(GATE)를 가져야 하므로 내부설계가 매우 어렵다는 단점을 가진다.Therefore, the ASIC design requires a high-speed memory to be configured externally, which requires a high cost, and the internal design is very difficult because a large number of gates are required to design the memory table inside the ASIC. .
본 발명은 상술한 바와 같은 종래 기술이 갖는 제반 문제점을 감안하여 이를 해결하고자 창출한 것으로, 거대한 메모리의 요구나 많은 수의 게이트를 필요로하지 않으면서도 VPI/VCI 교환기능을 원활하게 수행함과 동시에 ASIC 내부에 설계될 수 있도록 한 레지스터 플립플롭을 이용해 에이직 내부에 설계된 브이피아이/브이시아이 변환테이블를 제공함에 그 목적이 있다.The present invention was created in view of the above-described problems of the prior art, and solves this problem. The ASIC smoothly performs a VPI / VCI exchange function without requiring a large memory or a large number of gates. Its purpose is to provide a Vpia / Vsia conversion table designed inside AIZ using register flip-flops that can be designed internally.
본 발명의 상기한 목적은 헤더변환 테이블로 입력되는 셀의 VPI/VCI값이 등록된 값인지 확인하는 등록검색단과; 상기 등록검색단에서 등록확인된 VPI/VCI값의 읽기 어드레스 신호를 출력하는 엔코더와; 상기 엔코더의 읽기 어드레스 신호를 입력받아 VPI/VCI값 및 라우팅 정보를 셀의 헤더로 출력하는 메모리를 포함하여 구성함에 의하여 달성된다.The above object of the present invention is a registration search stage for checking whether the VPI / VCI value of the cell input to the header conversion table is a registered value; An encoder for outputting a read address signal of the VPI / VCI value registered in the registration search stage; And a memory configured to receive a read address signal of the encoder and output a VPI / VCI value and routing information as a cell header.
도 1은 VPI/VCI교환에 대한 종래 구성도,1 is a conventional configuration diagram for the VPI / VCI exchange,
도 2a 및 도 2b는 종래 기술에 따른 헤더변환테이블의 일 예를 보인 예시도,2a and 2b is an exemplary view showing an example of a header conversion table according to the prior art,
도 3은 본 발명에 따른 변환테이블의 회로구성도,3 is a circuit diagram of a conversion table according to the present invention;
도 4는 본 발명에 따른 변환테이블을 구성하는 플립플롭의 신호처리과정을 보인 블럭도,4 is a block diagram showing a signal processing procedure of a flip-flop constituting a conversion table according to the present invention;
도 5는 본 발명에 따른 변환테이블의 일 예를 보인 예시도.5 is an exemplary view showing an example of a conversion table according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 플립플롭, 200 : XNOR게이트,100: flip-flop, 200: XNOR gate,
300 : 엔코더, 400 : 램.300: encoder, 400: ram.
이하에서는, 본 발명에 따른 바람직한 일 실시예를 첨부도면에 의거하여 보다 상세히 설명한다.Hereinafter, a preferred embodiment according to the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 변환테이블의 개략적인 구성을 보인 블럭도이다.3 is a block diagram showing a schematic configuration of a conversion table according to the present invention.
도 3에 따르면, 본 발명의 변환테이블은 다수의 플립플롭(100)과 상기 플립플롭(100) 및 VPI/VCI 24비트값의 입력단과 병렬연결되어 양 단을 통해 입력된 신호를 XNOR 연산을 하여 출력하는 n개의 XNOR게이트(200)로 이루어져 헤더변환 테이블로 입력되는 셀의 VPI/VCI값이 등록된 값인지 확인하는 등록검색단과; 상기 등록검색단을 구성하는 XNOR게이트(200)로부터 출력된 신호를 입력받아 등록확인된 VPI/VCI값의 읽기 어드레스 신호를 출력하는 엔코더(300)와, 상기 엔코더(300)를 통해 엔코딩된 VPI/VCI값 및 라우팅정보를 셀의 헤더로 출력하는 메모리인 램(400)을 포함하여 구성된다.According to FIG. 3, the conversion table of the present invention is connected in parallel with a plurality of flip-flops 100, the flip-flops 100, and an input terminal of a VPI / VCI 24-bit value to perform an XNOR operation on a signal input through both ends. A registration search stage configured to output the number of XNOR gates 200 to check whether a VPI / VCI value of a cell inputted into a header conversion table is a registered value; An encoder 300 that receives a signal output from the XNOR gate 200 constituting the registration search stage and outputs a read address signal having a VPI / VCI value that is registered and a VPI / encoded through the encoder 300; RAM 400 which is a memory for outputting the VCI value and routing information as a cell header.
상기 등록검색단의 구성요소중 하나인 플립플롭(100)은 다수개, 즉 n개 구비되며, CPU로부터 전송되는 24비트값을 일시저장하였다가 출력하게 된다.The flip-flop 100, which is one of the components of the registration search stage, is provided with a plurality, that is, n, and temporarily stores and outputs a 24-bit value transmitted from the CPU.
또한, 등록검색단의 다른 구성요소인 XNOR게이트(200)는 n 개의 상기 플립플롭(100)과 병렬연결됨과 동시에 또한 ATM 셀에서 래치된 VPI/VCI 24비트값이 입력되는 입력단과도 병렬연결된다.In addition, the XNOR gate 200, which is another component of the registration search stage, is connected in parallel with the n flip-flops 100, and also in parallel with an input terminal to which a VPI / VCI 24-bit value latched in an ATM cell is input. .
그리하여, 상기 플립플롭(100)을 통해 출력된 신호값과 입력단을 통해 입력된 VPI/VCI 24비트값을 XNOR 연산을 하여 연산된 신호값을 출력단을 통해 출력하게 된다.Thus, an XNOR operation is performed on the signal value output through the flip-flop 100 and the VPI / VCI 24-bit value input through the input terminal to output the calculated signal value through the output terminal.
즉, n개의 플립플롭(100)과 XNOR게이트(200)로 이루어진 등록검색단을 통해입력된 셀의 VPI/VCI값이 등록된 값인지의 여부를 확인(검색)하게 되는 것이다.That is, it is checked (searched) whether the VPI / VCI value of the input cell is a registered value through a registration search stage consisting of n flip-flops 100 and the XNOR gate 200.
엔코더(300)는 상기 XNOR게이트(200)와 연결되어 XNOR게이트(200)를 통해 입력된 n개의 신호값을 log2 n비트로 엔코딩하게 된다.The encoder 300 is connected to the XNOR gate 200 to encode n signal values input through the XNOR gate 200 into log 2 n bits.
메로리인 램(400)은 시스템 세팅시 기록된 32비트의 변환된 VPI/VCI값 및 헤더의 라우팅정보를 저장하고 있게 되고, 상기 엔코더(300)를 통해 엔코딩된 신호값이 출력되면서 램(400)상의 정보를 읽어 그 출력을 셀의 헤더에 전달하게 된다.The memory RAM 400 stores the 32-bit converted VPI / VCI values and routing information of the headers recorded when the system is set, and outputs the encoded signal values through the encoder 300 to the RAM 400. It reads the information on the box and sends the output to the cell header.
이러한 구성으로 이루어진 본 발명은 다음과 같이 동작된다.The present invention having such a configuration is operated as follows.
초기 시스템의 세팅시 먼저 CPU의 데이터버스를 통해 등록검색단을 구성하는 n개의 플립플롭(100)에 할당된 VPI/VCI 24비트 데이터(110)가 세팅된다.In setting the initial system, first, the VPI / VCI 24-bit data 110 allocated to the n flip-flops 100 constituting the registration search stage is set through the data bus of the CPU.
상기 24비트 데이터(110)는 도 4와 같은 과정을 통해 출력되는 바, CPU로부터 24비트 데이터(104)와, 플립플롭을 활성화시키는 신호인 레지스터인에이블(104) 및 클럭신호(106), 리셋신호(108)가 24비트 레지스터 플립플롭(100)에 입력되어 쉬프트(SHIFT)된 포인터 24비트 데이터(110)를 출력하여 XNOR게이트(200)로 송출하게 된다.The 24-bit data 110 is output through the process as shown in FIG. 4. The 24-bit data 104 from the CPU, the register enable 104 and the clock signal 106, which are signals for activating the flip-flop, are reset. The signal 108 is input to the 24-bit register flip-flop 100 to output the shifted pointer 24-bit data 110 to the XNOR gate 200.
동시에, CPU로부터 할당되고 32비트로 변환된 VPI/VCI값 및 라우팅정보(420)가 32비트 데이터버스(402) 및 CPU의 램 쓰기 주소 버스인 쓰기 어드레스(404)와 함께 처음 시스템의 세팅시 n×32메모리인 램(400)에 할당된다.At the same time, the VPI / VCI value and routing information 420 allocated from the CPU and converted to 32-bit, along with the 32-bit data bus 402 and the write address 404 which is the RAM write address bus of the CPU, is set to n × for the first time. It is allocated to RAM 400 which is 32 memories.
이어, ATM 셀의 처리과정에서 래치된 헤더의 VPI/VCI값(120)이 도 3과 같은 회로에 입력되면, 클럭의 이벤트 과정을 거쳐 출력되고 할당된 n개의 VPI/VCI 24비트 데이터(110)와를 XNOR게이트(200)에서 비교하여 그 출력값이 엔코더(300)에 입력된다.Subsequently, when the VPI / VCI value 120 of the latched header is input to the circuit as shown in FIG. 3 during the processing of an ATM cell, n VPI / VCI 24-bit data 110 output and allocated through an event of a clock is output. And are compared at the XNOR gate 200, and their output values are input to the encoder 300.
엔코더(300)를 통해 출력된 log2 n비트 읽기 어드레스(406)는 램(400)의 시스템 세팅시 메모리에 쓰기된 32비트의 변환된 VPI/VCI 및 헤더의 라우팅정보(420)를 읽어 그 출력을 셀의 헤더에 전달하게 된다.The log 2 n- bit read address 406 output through the encoder 300 reads the 32-bit converted VPI / VCI and the routing information 420 of the header, which are written into memory when the system of the RAM 400 is set. Will be passed to the header of the cell.
이때, CPU의 램(400) 제어신호인 칩셀렉트(CHIP SELECT)(410) 및 쓰기인에이블(WRITE ENABLE)(408) 신호에 의해 동시 제어된다.At this time, the control is simultaneously controlled by the chip select 410 and the write enable 408 signals, which are the RAM 400 control signals of the CPU.
예컨대, n을 256으로 할당해서 사용했을 경우, 플립플롭(100)과 XNOR게이트(300)의 회로를 통과하여 출력된 256개의 신호가 엔코더(300)로 입력되고, 256개의 할당된 VPI/VCI값과 일치할 경우 엔코더(300)의 출력 8비트는 256 ×32 램(400)의 읽기 어드레스(406)가 되어 32비트의 변환된 VPI/VCI값과 라우팅정보(420)가 출력되게 되는 것이다.For example, when n is assigned to 256 and used, 256 signals output through the circuits of the flip-flop 100 and the XNOR gate 300 are input to the encoder 300, and 256 assigned VPI / VCI values are obtained. In case of coinciding with, the output 8 bits of the encoder 300 becomes the read address 406 of the 256 × 32 RAM 400 and the 32-bit converted VPI / VCI value and the routing information 420 are output.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 변환테이블은 VPI/VCI 교환기능을 수행함과 동시에 플립플롭과 램을 동시에 사용하여 설계함으로써 기존과 같이 큰 메모리를 요구하지 않으면서도 저렴하여 ASIC 내부 설계가 가능하고 구조가 간단하여 설계가 용이하다는 효과를 제공한다.As described in detail above, the conversion table according to the present invention is designed by using a flip-flop and RAM at the same time while performing the VPI / VCI exchange function, it is possible to design the ASIC internally inexpensive without requiring a large memory as before And the simple structure provides the effect of easy design.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0049806A KR100443002B1 (en) | 2000-08-26 | 2000-08-26 | Virtual path identifier/virtual channel identifier transfer table desgined inner asic by using register flip flop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0049806A KR100443002B1 (en) | 2000-08-26 | 2000-08-26 | Virtual path identifier/virtual channel identifier transfer table desgined inner asic by using register flip flop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020016653A true KR20020016653A (en) | 2002-03-06 |
| KR100443002B1 KR100443002B1 (en) | 2004-08-04 |
Family
ID=19685367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0049806A KR100443002B1 (en) | 2000-08-26 | 2000-08-26 | Virtual path identifier/virtual channel identifier transfer table desgined inner asic by using register flip flop |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100443002B1 (en) |
-
2000
- 2000-08-26 KR KR10-2000-0049806A patent/KR100443002B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100443002B1 (en) | 2004-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110610 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |