KR20020013940A - 발룬 회로 - Google Patents

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KR20020013940A
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balun circuit
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balun
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웨스트베르그데이비드
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클라스 노린, 쿨트 헬스트룀
텔레폰악티에볼라겟엘엠에릭슨(펍)
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    • H01P5/00—Coupling devices of the waveguide type
    • H01P5/08—Coupling devices of the waveguide type for linking dissimilar lines or devices
    • H01P5/10—Coupling devices of the waveguide type for linking dissimilar lines or devices for coupling balanced with unbalanced lines or devices

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Abstract

본 발명은 평형 입력 신호를 불평형 신호로 변형하는 수단 및 임피던스를 변화시키는 수단을 포함하는 발룬 회로에 관한 것이다. 발룬 입력 신호를 불평형 출력 신호로 변형하는 수단는 λ/2 도파관(30)이다. λ/2 도파관(30)의 제 1 측면은 발룬 회로의 제 2 포트(P2)에 접속되지만, λ/2 도파관(30)의 제 2 측면은 발룬 회로의 제 3 포트(P3)에 접속된다. 임피던스 변화 수단은 제 1 측면이 λ/2 도파관(30)의 제 2 측면에 접속되고 제 2 측면이 발룬 회로의 제 1 포트(P1)에 접속되는 λ/4 도파관(40)이다.

Description

발룬 회로{BALUN}
고주파수 전기 신호는 두 개의 발생 방법 즉, 평형 및 불평형(balanced and unbalanced)되어 송신될 수 있다. 평형 송신에서, 전류가 지속적으로 역위상(antiphase)인 두 개의 컨덕터가 사용된다. 반면에, 불평형 송신은 하나의 신호 컨덕터를 사용하여 신호(전류)는 접지를 통해 복귀된다. 평형 송신은 실제로는 차동(differential)이어서 불평형 송신 보다는 방해 및 간섭에 덜 민감하다.
평형 및 불평형 송신은 무선 시스템에서 혼합된다. 따라서, 평형 신호가 최소의 손실 가능성을 갖고 불평형 신호로 변환되는 것을 가능하게 하는 필요성이 있다. 이와 반대의 경우도 마찬가지이다.
발룬 회로의 특성은 고주파 전기 신호의 홀짝 모드(odd and even mode)에 대한 임피던스차 및 위상차에 따른다.
통상의 발룬은 소위 마르한트(marchand) 발룬이다. 마르한트 발룬은 쌍으로 연결된 4개의 λ/4 도파관을 포함한다. 마르한트 발룬은 4 : 1 변형을 제공하는데, 이것은 발룬의 입력부에 인가되는 차동 임피던스가 발룬의 출력부상에서 바람직한임피던스보다 4배 더 커야 한다는 것을 의미한다.
이것은 매칭(matching) 네트워크를 실제 마르한트 발룬에 접속시킴으로써 달성된다. 발룬이 실제로 사용되는 대부분의 상황에서, 불평형 출력부상의 임피던스는 50Ω이어야 한다. 따라서, 마르한트 발룬이 사용될 때, 발룬 입력부상의 임피던스는 상기 매칭 네트워크를 통해 200Ω으로 변형되어야 한다.
마르한트 발룬을 사용할 때, 상기 매칭 네트워크에 의해 초래되는 변형은 매우 협소한 대역을 가져서, 문제점을 야기하는 매칭 네트워크에서의 부하 임피던스 및 개별 구성 요소에서의 분산에 민감하다. 이러한 해결 방법은 또한 문제점을 또한 야기하는 발룬으로부터의 출력 전력에서 명백한 분산을 초래한다.
본 발명은 청구항 제 1 항의 전문에 따르는 발룬(balun) 회로에 관한 것이다.
도 1은 기술의 현재의 관점에 따라 발룬 회로를 도시하는 도면.
도 2는 본 발명의 발룬 회로의 제 1 실시예를 도시하는 도면.
도 3은 본 발명의 발룬 회로의 제 2 실시예를 도시하는 도면.
도 4는 본 발명의 발룬 회로의 제 3 실시예를 도시하는 도면.
도 5는 본 발명의 발룬 회로의 제 4 실시예를 도시하는 도면.
본 발명의 목적은 전술한 문제점을 적어도 감소시키는 발룬 회로를 제공하는 것이다.
이러한 목적은 청구항 제 1 항에 따라 발룬 회로를 갖는 본 발명의 제 1 양상에 따라 달성된다.
본 발명의 발룬 회로에 의해 제공되는 하나의 장점은 실시에 있어서의 어떤 변화가 발룬 회로 출력 전력의 과도한 감소없이 허용될 수 있다는 것이다.
본 발명의 발룬 회로에 의해 제공되는 또 다른 장점은 회로상의 모든 포트가 이러한 목적을 위해 최소의 구성 요소에 의해 단순한 방식으로 바이어스될 수 있다는 것이다.
본 발명의 발룬 회로에 의해 제공되는 또 다른 장점은 기판상 또는 기판내에서 비교적 컴팩트한 형상으로 실시될 수 있다는 것이다.
본 발명은 본 발명의 바람직한 실시예 및 첨부한 도면을 참조하여 더욱 상세히 설명된다.
본 발명의 특징의 더 나은 이해를 제공하기 위해, 먼저 매칭 회로를 포함하는 통상의 마르한트 발룬을 도시하는 도 1에 참조가 만들어 진다.
도 1은 통상의 마르한트 발룬 및 연결된 매칭 회로를 포함하는 발룬 회로(1)를 도시한다. 통상의 마르한트 발룬은 제 1 및 제 2 부속 회로(10 및 20)를 각각 포함한다. 제 1 부속 회로(10)는 상부 컨덕터(10U), 하부 컨덕터(10L) 및 상기 컨덕터 사이에 배치된 유전체 층을 포함한다. 제 1 부속 회로(10)의 상부 컨덕터(10U) 및 하부 컨덕터(10L)는 소정의 연결 상수와 함께 용량적 및 유도적(capacitively and inductively)으로 접속된다. 제 1 부속 회로(10)는 제 1 λ/4 도파관에 대응한다. 유사하게, 제 2 부속 회로(20)는 상부 컨덕터(20U) 및 하부 컨덕터(20L) 및 상기 컨덕터 사이에 배치된 유전체 층을 포함한다. 제 2 부속회로(20)의 상부 컨덕터(20U) 및 하부 컨덕터(20L)는 소정의 연결 상수와 용량적 및 유도적으로 함께 접속된다. 제 2 부속 회로는 제 2 λ/4 도파관에 대응한다.
입력부(P1)는 제 1 부속 회로(10)의 상부 컨덕터(10U)의 제 1 측면에 접속된다. 제 1 부속 회로(10)의 상부 컨덕터(10U)의 제 2 측면은 접속 컨덕터(15)를 통해 제 2 부속 회로(20)의 상부 컨덕터(20U)의 제 1 측면에 접속된다. 제 2 부속 회로(20)의 상부 컨덕터(20U)의 제 2 측면은 개방되어 있다. 제 1 부속 회로(10)의 하부 컨덕터(10L)의 제 1 측면은 접지에 접속된다. 제 1 부속 회로(10)의 하부 컨덕터(10L)의 제 2 측면은 제 1 코일(S2)을 통해 제 2 부속 회로(20)의 하부 컨덕터(20L)상의 제 1 측면에 접속된다. 제 1 입력 포트(P2)는 제 2 코일(S1)을 통해 제 1 코일(S2)의 제 1 측면에 접속된다. 제 2 입력 포트(P3)는 제 3 코일(S3)을 통해 제 1 코일(S2)의 제 2 측면에 접속된다. 제 2 부속 회로(20)의 하부 컨덕터(20L)상의 제 2 측면은 접지에 컨덕트된다. 도시된 실시예에서, 매칭 회로는 코일(S1, S2 및 S3)을 포함한다. 코일상의 값은 입력 포트(P2 및 P3)에 인가되는 부하에 의해 가정되는 값에 따른다. 도시된 실시예에서, 부하의 임피던스가 용량성이고 코일의 인덕턴스가 바람직하게는 이러한 일반적인 용량성 임피던스를 실제 또는 거의 실제의 임피던스로 변형시킨다는 것이 가정된다. 50Ω의 실제 임피던스가 출력상에서 바람직할 때, 마르한트 발룬의 입력부상의 임피던스는 마르한트 발룬이 4 : 1 변형을 제공하기 때문에, 200Ω이어야 한다.
도 2는 본 발명의 발룬 회로(1A)의 제 1 실시예를 도시한다. 발룬 회로(1A)는 λ/2 도파관(30)을 포함하고, 여기에서, λ/2 도파관(30)의 제 1 측면은 발룬회로(1A)상의 제 1 입력부에 접속되고, λ/2 도파관(30)의 제 2 측면은 발룬 회로(1A)의 제 2 입력부(P3)에 접속된다. λ/2 도파관(40)의 제 1 측면은 λ/2 도파관(30)의 제 2 측면에 접속되고, 제 2 측면은 발룬 회로의 출력부(P1)에 접속된다. 발룬 회로의 입력부(P2 및P3)에 인가되는 평형 입력 신호는 λ/2 도파관(30)을 통해 불평형 신호로 변형된다. 발룬 회로의 두 개의 입력부에 접속되는 임피던스는 λ/4 도파관(40)에 의해 변화되어서 발룬 회로의 임피던스 다운스트림은 상기 발룬 회로의 입력부에 접속되는 임피던스에 따라 증가 또는 감소된다.
도 3은 본 발명의 발룬 회로(1B)의 제 2 실시예를 도시한다. 발룬 회로(1B)는 λ/2 도파관(30)을 포함하고, 여기에서, λ/2 도파관(30)의 제 1 측면은 제 1 코일(S10)을 통해 발룬 회로(1A)의 제 1 입력부(P2)에 접속되고, λ/2 도파관(30)상의 제 2 측면은 제 2 코일(S20)을 통해 발룬 회로(1A)의 제 2 입력부(P3)에 접속된다. λ/4 도파관(40)의 제 1 측면은 λ/2 도파관(30)의 제 2 측면에 접속되지만 제 2 측면은 발룬 회로의 출력부(P1)에 접속된다. 발룬 회로의 입력부(P2 및 P3)에 인가되는 평형 입력 신호는 λ/2 도파관(30)을 통해 불평형 신호로 변형된다. 발룬 회로의 두 개의 입력부에 접속되는 부하의 임피던스는 λ/4 도파관(40)에 의해 변화되어서, 발룬 회로의 임피던스 다운스트림은 상기 부하 임피던스에 따라 증가 또는 감소된다. 코일(S10 및 S20)은 발룬 회로의 입력부에 인가되는 부하의 일반적인 용량적 임피던스를 등화(equalise)시켜서, 상기 임피던스는 발룬 회로 이후에는 완전히 실제 임피던이다.
도 4는 본 발명의 발룬 회로(1C)의 제 3 실시예를 도시한다. 발룬 회로(1C)는 λ/2 도파관(30)을 포함하고, 여기에서, λ/2 도파관(30)의 제 1 측면은 제 1 코일(S10)을 통해 발룬 회로(1A)의 제1 입력부(P2)에 접속되고, λ/2 도파관(30)상의 제 2 측면은 제 2 코일(S20)을 통해 발룬 회로(1A)의 제 2 입력부(P3)에 접속된다. 제 1의 λ/4 도파관(40)의 제 1 측면은 λ/2 도파관(30)의 제 2 측면에 접속되고, 제 2 측면은 제 1 커패시턴스(C3)를 통해 발룬 회로의 출력부(P1)에 접속되지만 제 2 측면은 전원(Vcc) 및 제 2 커패시턴스(C5)의 제 1 측면에 접속된다. 상기 제 2 커패시턴스(C5)의 제 2 측면은 접지에 접속된다.
발룬 회로의 입력부(P2 및 P3)에 인가되는 평형 입력 신호는 λ/2 도파관(30)을 통해 불평형 신호로 변형된다. 발룬 회로의 두 개의 입력부에 접속되는 부하 임피던스는 제 1의 λ/4 도파관(40)에 의해 변화되어서, 발룬 회로 이후의 임피던스는 상기 부하 임피던스에 따라 증가 또는 감소된다. λ/2 도파관의 제 1 측면에 접속되는 전원(Vcc), 제 2 커패시터(C5) 및 제 2의 λ/4 도파관(50)은 부하에 배치되는 구성 요소 예를 들어, 트랜지스터를 바이어스하도록 기능한다. 제 2 커패시터(C5)의 값은 상기 커패시터가 입력 신호의 적절한 주파수에서 공진이 되어서 접지에 대해 단락 회로로서 무선 주파수 방식(RF-wise)으로 동작하도록 선택된다. λ/4 도파관(50)은 무선 주파수 방식 단락 회로를 회전시켜서 무선 주파수 방식은 개방으로 나타난다. 커패시터(C3)는 바람직하지 않은 직류 전압으로부터 발룬 회로의 입력부(P1)에 접속되는 장치를 절연/보호한다.
도 5는 본 발명의 발룬 회로(1D)의 제 5 실시예를 도시한다. 발룬 회로(1D)는 λ/2 도파관(30)을 포함하고, 여기에서, λ/2 도파관(30)의 제 1 측면은 제 3 커패시터(C1)를 통해 발룬 회로(1A)의 제 1 입력부(P2)에 접속되고, λ/2 도파관(30)의 제 2 측면은 제 4 커패시터(C2)를 통해 발룬 회로(1A)의 제 2 입력부(P3)에 접속된다. λ/4 도파관(40)의 제 1 측면은 λ/2 도파관(30)의 제 2 측면에 접속되지만, 제 2 측면은 발룬 회로의 출력부(P1)에 접속된다. 발룬 회로의 입력부(P2 및 P3)에 인가되는 평형 입력 신호는 λ/2 도파관(30)을 통해 불평형 신호로 변형된다. 발룬 회로의 두 개의 입력부에 접속되는 부하의 임피던스는 λ/4 도파관(40)에 의해 변화되어서, 발룬 이후에 임피던스는 부하 임피던스에 따라 증가 또는 감소된다. 커패시터(C1 및 C2)는 발룬 회로의 입력부에 접속되는 부하의 유도성 임피던스를 등화시켜서, 상기 유도성 임피던스는 발룬 이후에 실제 임피던스이다.
발룬 회로(1A-1D)의 바람직한 실시예의 λ/2 도파관 및 λ/4 도파관은 금속, 예를 들어, 은 합금, 구리, 텅스텐 또는 알루미늄으로 구성될 수 있다.
도시된 발룬 회로(1A-1D)가 모든 파장에 대해 기능하지만, 각각의 λ/2 도파관 및 각각의 λ/4 도파관은 실질적인 조건에서 관리될 수 있는 길이를 가져야 한다.
적어도 하나의 코일(S10 및 S20)이 트림(trimmed)될 수 있다. 적어도 하나의 커패시터(C1 및 C2)가 트림될 수 있다.
발룬 회로(1A-1D)는 마이크로 스트립(microstrip) 또는 스트립 라인(stripline) 유형일 수 있다.
설명에서, 발룬 회로 입력부 및 출력부는 발룬 회로에서 불평형 출력 신호를 얻기 위해, 어디에서 발룬 입력 신호가 인가되어야 하는지를 정의하기 위해 사용된다. 이러한 경우에, 입력부 및 출력부가 전술한 경우와 비교하여 위치를 변화시키지만, 불평형 입력 신호는 평형 출력 신호로 변형될 수 있다는 것을 이해할 것이다.
본 발명이 전술되고 도시된 본 발명의 실시예에 제한되지 않고, 변경물이 첨부한 청구범위의 범위내에서 만들어질 수 있다는 것이 또한 이해된다.

Claims (11)

  1. 평형(balanced) 입력 신호를 불평형(unbalanced) 출력 신호로 변형하는 수단 또는 불평형 입력 신호를 평형 출력 신호로 변형하는 수단 및 임피던스를 변화시키는 수단을 포함하는 발룬(balun) 회로에 있어서,
    상기 평형 입력 신호를 불평형 출력 신호로 변형하거나 상기 불평형 입력 신호를 평형 출력 신호로 변형하는 상기 수단은 제 1 측면이 상기 발룬 회로의 제 2 포트(P2)에 접속되고 제 2 측면이 상기 발룬 회로의 제 3 포트(P3)에 접속되는 λ/2 도파관(30)이고, 상기 임피던스 변화 수단은 제 1 측면이 상기 λ/2 도파관(30)의 제 2 측면에 접속되고 제 2 측면이 상기 발룬 회로의 제 1 포트(P1)에 접속되는 λ/4 도파관(40)인 것을 특징으로 하는 발룬 회로.
  2. 제 1 항에 있어서,
    제 3 커패시터(C1)가 상기 제 2 포트(P2) 및 상기 λ/2 도파관(30)의 제 1 측면 사이에 배치되고, 제 4 커패시터(C2)가 상기 제 3 포트(P3) 및 상기 λ/2 도파관(30)의 제 2 측면 사이에 배치되고, 상기 커패시터(C1 및 C2)는 상기 발룬 회로의 상기 제 2 및 제 3 포트(P2 및 P3)에 접속되는 부하의 유도성 임피던스를 상기 발룬 회로의 제 1 포트(P1)상의 실제 임피던스로 변형하도록 구성되는 것을 특징으로 하는 발룬 회로.
  3. 제 1 항에 있어서,
    제 1 코일(S10)이 상기 제 1 포트(P2) 및 상기 λ/2 도파관(30)의 제 1 측면 사이에 배치되고, 제 2 코일(S20)이 상기 제 3 포트(P3) 및 상기 λ/2 도파관(30)의 제 2 측면 사이에 배치되고, 상기 코일(S10 및 S20)은 상기 발룬 회로의 상기 제 2 및 제 3 포트(P2 및 P3)에 접속되는 부하의 용량성 임피던스를 상기 발룬 회로의 제 1 포트(P1)상의 실제 임피던스로 변형하도록 적응되는 것을 특징으로 하는 발룬 회로.
  4. 제 2 항에 있어서,
    상기 적어도 하나의 커패시터(C1 및 C2)는 트림(trimmed)될 수 있는 것을 특징으로 하는 발룬 회로.
  5. 제 3 항에 있어서,
    상기 적어도 하나의 코일(S10 및 S20)은 트림될 수 있는 것을 특징으로 하는 발룬 회로.
  6. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 발룬 회로의 상기 제 1 포트(P1) 및 λ/4 도파관(40)의 제 2 측면 사이에 배치되는 제 1 커패시터(C3)를 포함하는 것을 특징으로 하는 발룬 회로.
  7. 제 1 항, 제 3 항 또는 제 5 항에 있어서,
    상기 발룬 회로의 상기 제 2 및 제 3 포트(P2 및 P3)에 접속되는 부하에 배치되는 구성 요소를 바이어스하기 위해 상기 λ/2 도파관(30)의 제 1 측면에 접속되는 수단을 포함하는 것을 특징으로 하는 발룬 회로.
  8. 제 7 항에 있어서,
    상기 발룬 회로의 상기 제 2 및 제 3 포트(P2 및 P3)에 접속되는 상기 부하에 배치되는 구성 요소를 바이어스하기 위한 상기 수단은 제 1 측면이 상기 λ/2 도파관(30)의 제 1 측면에 접속되고 제 2 측면이 전원(Vcc) 및 제 2 커패시터(C5)의 제 2 측면에 접속되는 λ/4 도파관(50)이고, 상기 커패시터(C5)의 제 2 측면은 접지에 접속되는 것을 특징으로 하는 발룬 회로.
  9. 제 1 항 내지 제 8 항중 어느 한 항에 있어서,
    상기 발룬 회로는 스트립라인(stripline)형에서 실시되는 것을 특징으로 하는 발룬 회로.
  10. 제 1 항 내지 제 9 항중 어느 한 항에 있어서,
    상기 발룬 회로는 마이크로스트립(microstrip)형에서 실시되는 것을 특징으로 하는 발룬 회로.
  11. 제 2 항 내지 제 10 항중 어느 한 항에 있어서,
    상기 평형 신호를 불평형 신호로 변형하는 상기 수단 및 상기 임피던스를 증가시키는 상기 수단 및 상기 코일(S10 및 S20) 또는 상기 커패시터(C1 및 C2)는 동일한 기판상에 배치되는 것을 특징으로 하는 발룬 회로.
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