KR20020010199A - Array substrate for Liquid crystal display and method for fabricating thereof - Google Patents

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KR20020010199A KR1020000043483A KR20000043483A KR20020010199A KR 20020010199 A KR20020010199 A KR 20020010199A KR 1020000043483 A KR1020000043483 A KR 1020000043483A KR 20000043483 A KR20000043483 A KR 20000043483A KR 20020010199 A KR20020010199 A KR 20020010199A
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류순성
곽동영
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정유호
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구본준, 론 위라하디락사
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Abstract

본 발명은 액정표시장치용 어레이기판에 관한 것으로, 특히 4 마스크로 제작되는 어레이기판 공정 중 화소전극을 형성하는 공정에서 화소전극과 데이터배선간의 이물불량에 의한 단락불량이 발생하지 않고, 화소전극과 데이터배선간의 간격을 일정하게 유지할 수 있는 액정표시장치를 제작할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an array substrate for a liquid crystal display device. In particular, in the process of forming a pixel electrode during an array substrate process made of four masks, a short circuit defect due to a foreign material defect between the pixel electrode and the data wiring does not occur, A liquid crystal display device can be manufactured which can keep the distance between data wirings constant.

Description

액정표시장치용 어레이기판과 그 제조방법{Array substrate for Liquid crystal display and method for fabricating thereof}Array substrate for liquid crystal display device and manufacturing method thereof

본 발명은 액정표시장치에 관한 것으로 특히, 4 마스크로 제작되는 액정표시장치용 어레이기판의 제작공정 중 이물질에 의해 화소전극과 데이터배선간의 단락불량을 방지 할 수 있고, 화소전극과 데이터배선간의 간격이 일정하게 구성된 액정표시장치용 어레이기판의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device. In particular, it is possible to prevent a short circuit defect between the pixel electrode and the data wiring due to a foreign material during the manufacturing process of the array substrate for the liquid crystal display device, which is fabricated with four masks. The present invention relates to a method of manufacturing a constantly configured array substrate for a liquid crystal display device.

일반적으로, 액정 표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.In general, the driving principle of the liquid crystal display device uses the optical anisotropy and polarization of the liquid crystal. Since the liquid crystal is thin and long in structure, the liquid crystal has directivity in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal.

따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자 배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.Accordingly, when the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular arrangement direction of the liquid crystal due to optical anisotropy to express image information.

현재에는 전술한 바 있는 박막 트랜지스터와 상기 박막 트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬 액정 표시장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.Currently, the active matrix liquid crystal display (AM-LCD) in which the aforementioned thin film transistor and pixel electrodes connected to the thin film transistor are arranged in a matrix manner is attracting the most attention because of its excellent resolution and ability to implement video.

일반적으로 액정 표시장치를 구성하는 기본적인 부품인 액정 패널의 구조를 살펴보면 다음과 같다.In general, the structure of a liquid crystal panel, which is a basic component of a liquid crystal display, will be described.

도 1은 일반적인 액정표시장치를 개략적으로 도시한 분해사시도이다1 is an exploded perspective view schematically illustrating a general liquid crystal display device.

도시한 바와 같이, 일반적인 액정표시장치는 블랙매트릭스(6)와 서브컬러필터(적, 녹, 청)(8)를 포함한 컬러필터(7)와 컬러필터 상에 투명한 공통전극(18)이 형성된 상부기판(5)과, 화소영역(P)과 화소영역 상에 형성된 화소전극(17)과 스위칭소자(T)를 포함한 어레이배선이 형성된 하부기판(22)으로 구성되며, 상기 상부기판(5)과 하부기판(22)사이에는 액정(14)이 충진되어 있다.As shown in the drawing, a general liquid crystal display includes a color filter 7 including a black matrix 6 and a sub color filter (red, green, blue) 8 and an upper portion on which a transparent common electrode 18 is formed on the color filter. And a lower substrate 22 having an array wiring including a substrate 5, a pixel region P and a pixel electrode 17 formed on the pixel region, and a switching element T. The upper substrate 5 and The liquid crystal 14 is filled between the lower substrates 22.

상기 하부기판(22)은 어레이기판이라고도 하며, 스위칭 소자인 박막트랜지스터(T)가 매트릭스형태(matrix type)로 위치하고, 이러한 다수의 박막트랜지스터를 교차하여 지나가는 게이트배선(13)과 데이터배선(15)이 형성된다.The lower substrate 22 is also referred to as an array substrate, and the thin film transistor T, which is a switching element, is positioned in a matrix type, and the gate wiring 13 and the data wiring 15 passing through the plurality of thin film transistors cross each other. Is formed.

상기 화소영역(P)은 상기 게이트배선(13)과 데이터배선(15)이 교차하여 정의되는 영역이다. 상기 화소영역(P)상에 형성되는 화소전극(17)은 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명도전성 금속을 사용한다.The pixel area P is an area defined by the gate line 13 and the data line 15 intersecting each other. The pixel electrode 17 formed on the pixel region P uses a transparent conductive metal having relatively high light transmittance, such as indium-tin-oxide (ITO).

전술한 바와 같이 구성되는 액정표시장치는 상기 화소전극(17)상에 위치한 액정층(14)이 상기 박막트랜지스터(T)로부터 인가된 신호에 의해 배향되고, 상기 액정층의 배향정도에 따라 상기 액정층(14)을 투과하는 빛의 양을 조절하는 방식으로 화상을 표현할 수 있다.In the liquid crystal display device configured as described above, the liquid crystal layer 14 disposed on the pixel electrode 17 is oriented by a signal applied from the thin film transistor T, and the liquid crystal layer is aligned according to the degree of alignment of the liquid crystal layer. The image can be represented in a manner that controls the amount of light that passes through layer 14.

상기 게이트배선(13)은 상기 박막트랜지스터(T)의 제 1 전극인 게이트전극을 구동하는 펄스전압을 전달하며, 상기 데이터배선(15)은 상기 박막트랜지스터(T)의 제 2 전극인 소스전극을 구동하는 신호전압을 전달하는 수단이다.The gate wiring 13 transfers a pulse voltage driving a gate electrode, which is a first electrode of the thin film transistor T, and the data wiring 15 receives a source electrode, which is a second electrode of the thin film transistor T. It is a means for transmitting the driving signal voltage.

도 2는 종래의 4마스크공정으로 제작된 액정표시장치용 어레이기판의 일부 화소를 도시한 확대 평면도이다.FIG. 2 is an enlarged plan view illustrating some pixels of an array substrate for a liquid crystal display device manufactured by a conventional four mask process.

도시한 바와 같이, 어레이기판(22)은 다수의 화소(P)로 구성되며, 화소는 스위칭소자인 박막트랜지스터(thin film transistor)(T)와 화소전극(pixel electrode)(17)과 보조용량인 스토리지 캐패시터(storage capacitor)(C)로 구성된다.As shown, the array substrate 22 is composed of a plurality of pixels P, and the pixels are thin film transistors T and pixel electrodes 17 which are switching elements. It consists of a storage capacitor (C).

상기 박막트랜지스터(T)는 게이트전극(26)과 소스전극(28)과 드레인전극(30)과 액티브층(active layer)(29`)으로 구성되고, 상기 소스전극(28)은 데이터배선(15)과 연결되며 상기 게이트전극(26)은 상기 데이터배선(15)과 교차하여 화소영역(P)을 정의하는 게이트배선(13)과 연결되도록 구성된다.The thin film transistor T includes a gate electrode 26, a source electrode 28, a drain electrode 30, and an active layer 29 ′, and the source electrode 28 includes a data line 15. The gate electrode 26 is connected to the gate line 13 defining the pixel region P by crossing the data line 15.

이때, 상기 데이터배선(15)과 화소전극(17)은 소정간격 이격 하여 구성하며, 4 마스크를 사용하여 어레이기판을 제작할 경우 상기 데이터배선(15)의 측면이 노출되는 구조로 형성된다.In this case, the data line 15 and the pixel electrode 17 are configured to be spaced apart from each other by a predetermined interval, and when the array substrate is manufactured using four masks, the side surface of the data line 15 is exposed.

이와 같은 구조는 상기, 화소전극(17)을 패터닝하는 포토레지스트 공정 시 상기 화소전극(17)과 데이터배선(15)사이에 존재할 수 있는 이물질에 의해 상기 화소전극(17)과 데이터배선(15)간에 단락부(A)를 생성하여 단락불량을 유발한다.Such a structure has the pixel electrode 17 and the data line 15 due to a foreign substance which may exist between the pixel electrode 17 and the data line 15 during the photoresist process of patterning the pixel electrode 17. Short circuit portion A is generated in the liver, causing short circuit failure.

또한, 상기 데이터배선(15)을 형성한 후, 상기 화소전극(17)을 패턴하는 마스크공정에서 마스크와 기판의 미스얼라인(misalign)에 의해 상기 데이터배선(15)과 화소전극(17)간의 간격이 일정하지 않게 구성되어 패널내의 편차 및 상기 데이터배선(15)과 화소전극(17)간에 발생하는 캐패시턴스의 불균일을 초래한다.In addition, after the data line 15 is formed, a mask process for patterning the pixel electrode 17 is performed between the data line 15 and the pixel electrode 17 by misalignment of a mask and a substrate. The spacing is not constant, which causes variations in the panel and non-uniformity of capacitance occurring between the data wiring 15 and the pixel electrode 17.

이하, 도 3a 내지 도 3d를 참조하여 종래의 액정표시장치용 어레이기판의 제조방법을 설명한다.Hereinafter, a method of manufacturing a conventional array substrate for a liquid crystal display device will be described with reference to FIGS. 3A to 3D.

도 3a 내지 도 3d는 도 2를 공정순서에 따라 도시한 공정평면도와, 평면도의 Ⅲ-Ⅲ을 절단한 단면도이다.3A to 3D are sectional views taken along line III-III of the process plan view and FIG. 2 according to the process sequence.

일반적으로 액정표시장치에 사용되는 박막 트랜지스터의 구조는 역 스태거드(Inverted Staggered)형 구조가 많이 사용된다. 이는 구조가 간단하면서도 성능이 우수하기 때문이다.In general, the structure of a thin film transistor used in a liquid crystal display is an inverted staggered structure. This is because the structure is simple and the performance is excellent.

먼저, 기판(22)에 이물질이나 유기성 물질을 제거하고, 증착될 게이트물질의 금속박막과 유리기판의 접촉성(adhesion)을 좋게 하기 위하여 세정을 실시한 후, 스퍼터링(sputtering)에 의하여 금속막을 증착한다.First, a foreign material or an organic material is removed from the substrate 22, and the metal film is deposited by sputtering after cleaning to improve the adhesion between the metal film of the gate material to be deposited and the glass substrate. .

도 3a는 게이트배선과 게이트 전극(26)을 형성하는 제 1 마스크 단계로, 기판(22)상에 제 1 도전성 금속층을 증착하고 패턴하여 일방향으로 연장된 다수의 게이트배선(13)과, 상기 게이트배선에서 돌출형성된 게이트전극(26)을 형성한다.FIG. 3A illustrates a first mask step of forming a gate wiring and a gate electrode 26. A plurality of gate wirings 13 extending in one direction are formed by depositing and patterning a first conductive metal layer on a substrate 22. A gate electrode 26 protruding from the wiring is formed.

여기서, 상기 게이트배선(13)의 일부는 상기 스토리지 캐패시터의 제 1 전극 (13')으로 사용된다.Here, part of the gate wiring 13 is used as the first electrode 13 ′ of the storage capacitor.

일반적으로, 액티브매트릭스형 기판에 구성하는 게이트전극(26) 물질은 RC 딜레이(delay)를 작게 하기 위하여 저항이 작은 알루미늄이 주류를 이루고 있으나,순수 알루미늄은 화학적으로 내식성이 약하고, 후속의 고온 공정에서 힐락(hillock) 형성에 의한 배선 결함문제를 야기하므로, 알루미늄 배선의 경우는 합금의 형태로 쓰이거나 적층구조가 적용되기도 한다.In general, the material of the gate electrode 26 constituting the active matrix substrate is mainly composed of aluminum having low resistance in order to reduce the RC delay, but pure aluminum has low chemical resistance to corrosion and subsequent high temperature processes. Since wiring defects are caused by the formation of hillocks, aluminum wirings may be used in the form of alloys or laminated structures may be applied.

다음으로, 상기 게이트전극(26) 및 게이트배선(13) 등이 형성된 기판(22)의 전면에 게이트절연막(27)과, 순수 비정질 실리콘층(29)과 불순물이 함유된 비정질 실리콘층(31)과 제 2 도전성 금속층(28')을 적층한다.Next, an amorphous silicon layer 31 containing a gate insulating film 27, a pure amorphous silicon layer 29, and impurities on the entire surface of the substrate 22 on which the gate electrode 26 and the gate wiring 13 are formed. And the second conductive metal layer 28 'are laminated.

도 3b는 액티브채널을 형성하는 제 2 마스크 단계로서, 상기 제 2 도전성금속층을 패턴하여 상기 게이트전극(26)상부에 의도된 설계대로 불순물 아몰퍼스 실리콘층(31)이 노출되도록 한다.3B is a second mask step of forming an active channel, patterning the second conductive metal layer so that the impurity amorphous silicon layer 31 is exposed on the gate electrode 26 as intended.

다음으로, 상기 패턴된 제 2 도전성금속층을 마스크로 하여 노출된 불순물 아몰퍼스 실리콘층을 식각하는 것으로 순수 아몰퍼스 실리콘층(31)의 일부인 액티브채널(29')을 노출한다.Next, the exposed impurity amorphous silicon layer is etched using the patterned second conductive metal layer as a mask to expose the active channel 29 ′ which is a part of the pure amorphous silicon layer 31.

다음으로, 상기 패턴된 제 2 도전성 금속층이 형성된 기판 상에 절연물질을증착하여 제 2 절연층인 보호층(33)을 형성한다.Next, an insulating material is deposited on the substrate on which the patterned second conductive metal layer is formed to form a protective layer 33 that is a second insulating layer.

도 3c는 보호층을 패턴하여 데이터배선을 형성하는 제 3 마스크단계로, 상기 보호층(33)을 패턴하여 상기 게이트전극(26)상부에 패턴된 액티브채널(29')의 좌측에 겹쳐 형성된 소스전극(28)과 이와는 이격된 드레인전극(30)과, 상기 소스전극(28)에서 수직하게 일방향으로 형성된 데이터배선(15)을 형성한다.FIG. 3C is a third mask step of patterning a protective layer to form data wiring. A source formed on the left side of the active channel 29 ′ patterned on the gate electrode 26 by patterning the protective layer 33. An electrode 28, a drain electrode 30 spaced apart from the electrode 28, and a data line 15 formed in one direction perpendicular to the source electrode 28 are formed.

동시에 상기 화소영역을 정의하는 게이트배선의 일부 상부에 아일랜드 형태의 스토리지 제 2 전극(32)을 형성한다.At the same time, an island-type storage second electrode 32 is formed on a portion of the gate line defining the pixel area.

이때, 상기 데이터배선(15)과 드레인전극(30)과 스토리지 캐패시터부(C)는 금속층의 측면이 노출된 형태로 수직한 형상으로 구성된다.In this case, the data line 15, the drain electrode 30, and the storage capacitor part C have a vertical shape with the side surface of the metal layer exposed.

도 3d는 화소전극을 형성하는 4 마스크단계로, 상기 패턴된 보호층(33)이 형성된 기판(22) 상에 투명도전성 금속을 증착하고 패턴하여 화소전극(17)을 형성한다.3D is a four mask step for forming a pixel electrode. A transparent conductive metal is deposited and patterned on the substrate 22 on which the patterned protective layer 33 is formed to form the pixel electrode 17.

상기 화소전극(17)은 상기 드레인전극(30)의 측면과 접촉하면서, 상기 화소영역(P)을 지나 상기 제 2 스토리지 전극(32) 상부에 연장 형성된다.The pixel electrode 17 contacts the side surface of the drain electrode 30 and extends over the second storage electrode 32 through the pixel region P.

이와 같은 방법으로 종래의 액정표시장치용 어레이기판을 제작 할 수 있다.In this way, a conventional array substrate for a liquid crystal display device can be manufactured.

그러나, 상기 화소전극(17)을 패턴하기 위한 포토레지스트 공정 중 이물질이 유입되어 상기 화소전극(17)의 패턴시 상기 화소전극(17)과 데이터배선(15)간의 단락부(A)를 유발할 수 있다.However, foreign matter may flow in the photoresist process for patterning the pixel electrode 17 to cause a short circuit portion A between the pixel electrode 17 and the data wiring 15 during the patterning of the pixel electrode 17. have.

또한, 4 마스크를 이용하여 노광하는 단계에서 미스얼라인에 의해 상기 데이터배선을 중심으로, 일측의 화소전극의 간격(K)과 타측의 화소전극의 간격(K+α)이 다르게 구성될 수 있다.In addition, the gap K of the pixel electrode on one side and the distance K + α of the pixel electrode on the other side may be configured differently with respect to the data wiring by misalignment in the exposing using four masks. .

이와 같이 구성되면 특히, 상기 화소전극(30)과 데이터배선(15)이 근접한 부분에서 발생하는 캐패시터성분(Cdp)에 의해 화질불량을 유발할 수 있는 문제점이 있다.In such a configuration, in particular, there is a problem that image quality defects may be caused by the capacitor component C dp occurring in a portion where the pixel electrode 30 and the data wiring 15 are adjacent to each other.

상기와 같은 문제점을 해결하기 위한 본 발명에 따른 액정표시장치용 어레이기판은 전술한 바와 같이 화소전극과 데이터배선 간의 단락불량이 발생하지 않고, 상기 데이터배선과 화소전극간의 간격이 일정한 액정표시장치를 제작하는 방법을 제공하는데 그 목적이 있다.The liquid crystal display device array substrate according to the present invention for solving the above problems does not generate a short circuit defect between the pixel electrode and the data wiring as described above, and the liquid crystal display device having a constant gap between the data wiring and the pixel electrode. The purpose is to provide a method of making.

도 1은 일반적인 액정표시장치를 도시한 분해 사시도이고,1 is an exploded perspective view illustrating a general liquid crystal display device;

도 2는 종래의 액정표시장치용 어레이기판의 일부 화소를 도시한 확대 평면도이고,2 is an enlarged plan view showing some pixels of a conventional array substrate for a liquid crystal display device;

도 3a 내지 도 3d는 도 2의 Ⅲ-Ⅲ를 따라 절단하여 공정순서에 따라 도시한 공정단면도이고,3A to 3D are cross-sectional views illustrating a process sequence, taken along line III-III of FIG. 2,

도 4는 본 발명에 따른 액정표시장치용 어레이기판의 일부 화소를 도시한 확대 평면도이고,4 is an enlarged plan view showing some pixels of an array substrate for a liquid crystal display device according to the present invention;

도 5a 내지 5e는 도 4의 Ⅴ-Ⅴ를 따라 절단하여 공정순서에 따라 도시한 공정단면도이다.5A through 5E are cross-sectional views illustrating a process sequence by cutting along line V-V of FIG. 4.

도 6은 데이터배선과 화소전극의 일부를 도시한 평면도와 이에 따른 단면도이다.6 is a plan view and a cross-sectional view illustrating a portion of the data line and the pixel electrode.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

113 : 게이트배선 115 : 데이터배선113: gate wiring 115: data wiring

122 : 기판 126 : 게이트전극122: substrate 126: gate electrode

128 : 드레인전극 130 : 소스전극128: drain electrode 130: source electrode

129` : 액티브채널129`: active channel

전술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이기판은 투명 기판과; 상기 기판 상에 제 1 금속층을 패턴하여 형성한 게이트전극과 게이트배선과; 상기 게이트전극 상부에 절연층을 사이에 두고 형성된 액티브층과; 제 2 금속층을 패턴하여 형성한 상기 액티브층의 일측에 겹쳐진 소스전극과 이와는 소정간격 이격된 드레인전극과 상기 게이트배선과 절연층을 사이에 두고 직교하여 화소영역을 정의하는 데이터배선과; 상기 화소영역을 지나는 데이터배선을 중심으로 양측으로 소정너비와 길이로 구성되고, 하부 기판이 노출된 골패턴과; 상기 화소영역 상에 형성되고, 상기 골패턴을 사이에 두고 상기 데이터배선과 소정간격 이격된 화소전극을 포함한다.An array substrate for a liquid crystal display device according to the present invention for achieving the above object is a transparent substrate; A gate electrode and a gate wiring formed by patterning a first metal layer on the substrate; An active layer formed on the gate electrode with an insulating layer interposed therebetween; A source wiring overlapping one side of the active layer formed by patterning a second metal layer, a drain electrode spaced apart from the predetermined gap, and a gate wiring and an insulating layer intersecting each other to define a pixel region; A bone pattern composed of a predetermined width and length on both sides of the data line passing through the pixel region, and having a lower substrate exposed; And a pixel electrode formed on the pixel area and spaced apart from the data line with the valley pattern therebetween.

상기 제 1 금속층과 제 2 금속층은 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 텅스텐(W)등이 포함된 도전성 금속그룹 중 선택된 하나인 것을 특징으로 한다.The first metal layer and the second metal layer is one selected from the group of conductive metals including aluminum (Al), aluminum alloy, molybdenum (Mo), tungsten (W) and the like.

상기 화소전극은 ITO와 IZO등이 포함된 투명도전성 금속그룹 중 선택된 하나인 것을 특징으로 한다.The pixel electrode may be one selected from a group of transparent conductive metals including ITO and IZO.

본 발명의 다른 특징에 따른 액정표시장치용 어레이기판 제조방법은 기판을 구비하는 단계와; 상기 기판 상에 제 1 도전성 금속을 증착하고 패턴하여, 게이트전극과 게이트배선을 형성하는 단계와; 상기 제 1 도전성 금속층이 패턴된 기판의 전면에 게이트 절연층과 비정질 실리콘층과 불순물 비정질 실리콘과 제 2 도전성 금속층을 적층하는 단계와; 상기 제 2 도전성 금속층을 패턴하여, 액티브채널과 추후에 형성될 데이터배선과 화소전극 사이에 골패턴을 노출하는 단계와; 상기 제 2 도전성 금속층이 패턴된 기판 상에 절연물질을 증착하여 보호층을 형성하는 단계와; 상기 보호층과 제 2 도전성 금속층과 순수 비정질 실리콘층을 식각하여 소스전극과 드레인전극과 상기 게이트배선과 교차하여 화소영역을 정의하는 데이터배선을 형성하는 동시에, 비정질실리콘층과 제 2 도전성 금속층과 게이트 절연층을 식각하여 골패턴과 상기 화소영역을 정의하는 게이트배선의 일부 상부에 형성되는 스토리지 전극인 아일랜드 형태의 금속층을 형성하는 단계와; 상기 보호층이 패턴된 기판 상에 투명 도전성 금속을 증착하고 패턴하여, 상기 드레인전극과 측면접촉하고 상기 화소영역상에 구성되는 동시에 상기 스토리지 전극의 측면과 접촉하는 화소전극 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing an array substrate for a liquid crystal display device, the method including: providing a substrate; Depositing and patterning a first conductive metal on the substrate to form a gate electrode and a gate wiring; Stacking a gate insulating layer, an amorphous silicon layer, an impurity amorphous silicon, and a second conductive metal layer on an entire surface of the substrate on which the first conductive metal layer is patterned; Patterning the second conductive metal layer to expose a valley pattern between the active channel and the data line to be formed later and the pixel electrode; Depositing an insulating material on the substrate on which the second conductive metal layer is patterned to form a protective layer; The protective layer, the second conductive metal layer, and the pure amorphous silicon layer are etched to form a data line defining a pixel region by crossing the source electrode, the drain electrode, and the gate wiring, and simultaneously forming an amorphous silicon layer, a second conductive metal layer, and a gate. Etching the insulating layer to form an island-type metal layer, which is a storage electrode formed on a portion of the gate wiring defining the valley pattern and the pixel region; And depositing and patterning a transparent conductive metal on the substrate having the protective layer patterned thereon, the pixel electrode being in lateral contact with the drain electrode and configured on the pixel area and in contact with the side of the storage electrode.

상기 제 1 도전성 금속층과 제 2 도전성 금속층은 알루미늄, 알루미늄 합금, 몰리브덴, 텅스텐 등이 포함된 도전성 금속그룹 중 선택된 하나인 것을 특징으로 한다.The first conductive metal layer and the second conductive metal layer is one selected from the group of conductive metals including aluminum, aluminum alloy, molybdenum, tungsten and the like.

상기 게이트 절연층과 보호층은 질화실리콘 과 산화실리콘 등이 포함된 무기절연물질 그룹과 벤조사이클로 부텐과 아크릴계 수지 등이 포함된 유기절연물질 그룹 중 선택된 하나인 것을 특징으로 한다.The gate insulating layer and the protective layer may be selected from an inorganic insulating material group including silicon nitride and silicon oxide, and an organic insulating material group including benzocyclobutene and acrylic resin.

상기 화소전극은 ITO와 IZO등이 포함된 투명도전성 금속그룹 중 선택된 하나인 것을 특징으로 한다.The pixel electrode may be one selected from a group of transparent conductive metals including ITO and IZO.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

-- 실시예 --Example

본 발명의 실시예는 상기 데이터배선과 화소전극 사이의 거리를 미리 정의하는 패턴을 형성하는 방법을 사용하여, 상기 화소전극을 패턴하는 공정에서 유입될 수 있는 이물질에 의한 단락불량을 방지 할 수 있고, 상기 화소전극이 셀프얼라인되는 효과로 인해 상기 화소전극과 데이터배선간의 거리를 일정하게 유지할 수 있도록 한다.According to an embodiment of the present invention, by using a method of forming a pattern defining a distance between the data line and the pixel electrode in advance, it is possible to prevent a short circuit defect due to foreign matter that may flow in the process of patterning the pixel electrode. The distance between the pixel electrode and the data wiring can be kept constant due to the self-alignment effect of the pixel electrode.

도 4는 본 발명에 따른 액정표시장치용 어레이기판의 일부 화소를 도시한 평면도이다.4 is a plan view showing some pixels of an array substrate for a liquid crystal display according to the present invention.

도시한 바와 같이, 본 발명에 따른 액정표시장치용 어레이기판은 게이트배선과 데이터배선이 교차하여 구성하고, 상기 두 배선의 교차지점에 스위칭 소자인 박막트랜지스터(T)를 구성한다.As shown in the drawing, the array substrate for a liquid crystal display device according to the present invention comprises a gate wiring and a data wiring crossing each other, and a thin film transistor T as a switching element at the intersection of the two wirings.

상기 박막트랜지스터(T)는 게이트전극(126)과 액티브채널(29`)과 소스전극 (128)및 드레인전극(130)으로 구성한다.The thin film transistor T includes a gate electrode 126, an active channel 29 ′, a source electrode 128, and a drain electrode 130.

상기 게이트배선(113)과 데이터배선(115)은 교차하여 화소영역(P)을 정의하며, 이러한 화소영역 상에는 화소전극(117)을 형성한다.The gate wiring 113 and the data wiring 115 intersect to define the pixel region P, and the pixel electrode 117 is formed on the pixel region.

이때, 상기 화소전극(117)과 데이터배선(115)사이에 골패턴(114)을 형성하고, 이렇게 미리 정의된 골패턴은 상기 화소전극(117)의 측면을 수직하게 패턴하도록 함으로써, 상기 화소전과 게이트배선(115)간의 단락불량을 방지 할 수 있고, 또한 상기 골패턴에 의해 상기 화소전극의 셀프얼라인이 이루어지므로 화소전극(117)과 데이터배선(117)간의 간격이 일정하게 유지되되도록 할 수 있다.In this case, the bone pattern 114 is formed between the pixel electrode 117 and the data wiring 115, and the predefined bone pattern is formed so as to vertically pattern the side surface of the pixel electrode 117. The short circuit defect between the gate wirings 115 can be prevented, and since the self alignment of the pixel electrodes is performed by the valley pattern, the gap between the pixel electrodes 117 and the data wirings 117 can be kept constant. Can be.

이하 도 5a 내지 도 5d를 참조하여 본 발명에 따른 액정표시장치용 어레이기판의 제작방법을 설명한다.Hereinafter, a method of manufacturing an array substrate for a liquid crystal display device according to the present invention will be described with reference to FIGS. 5A to 5D.

이하 도 5a 내지 도 5d를 참조하여 본 발명의 실시예에 따른 액정표시장치용 어레이기판의 제조방법을 설명한다.Hereinafter, a method of manufacturing an array substrate for a liquid crystal display device according to an exemplary embodiment of the present invention will be described with reference to FIGS. 5A to 5D.

도 5a 내지 도 5d는 도 4의 공정순서에 따라 도시한 공정평면도와, 평면도의 Ⅴ-Ⅴ를 절단한 단면도이다.5A through 5D are cross-sectional views taken along the process plan of FIG. 4 and taken along the line V-V of the plan view.

도 5a는 게이트전극과 게이트배선을 형성하는 제 1 마스크공정 단계로서, 기판(122)상에 알루미늄(Al), 알루미늄합금(AlNd), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W)등이 포함된 도전성 금속그룹 중 선택된 제 1 도전성 금속층을 사용하여 끝단에 소정면적의 게이트패드(미도시)가 형성된 게이트배선(도 4의 115)을 형성하고, 상기 게이트배선(113)에서 일방향으로 돌출 형성된 게이트전극(126)을 형성한다.FIG. 5A illustrates a first mask process step of forming a gate electrode and a gate wiring, and includes aluminum (Al), aluminum alloy (AlNd), chromium (Cr), molybdenum (Mo), tungsten (W), and the like on the substrate 122. A gate wiring (115 of FIG. 4) having a predetermined area of a gate pad (not shown) is formed at the end by using a first conductive metal layer selected from the group of the conductive metals included therein, and protrudes in one direction from the gate wiring 113. The formed gate electrode 126 is formed.

여기서, 상기 게이트배선(113)의 일부는 스토리지 제 1 전극(113')으로 사용한다.A portion of the gate wiring 113 is used as the storage first electrode 113 ′.

상기 게이트 전극(126)등을 덮도록 기판(122) 상의 전면에 걸쳐 제 1 절연층인 게이트 절연막(127), 순수 비정질 실리콘층(129), 불순물 비정질 실리콘층(131)과, 전술한 바와 같은 도전성 금속그룹 중 선택된 제 2 도전성 금속층(128')을 순서대로 적층한다.The gate insulating film 127, the pure amorphous silicon layer 129, the impurity amorphous silicon layer 131, which is the first insulating layer, is formed on the entire surface of the substrate 122 so as to cover the gate electrode 126 and the like. The second conductive metal layer 128 'selected from the conductive metal groups is stacked in this order.

여기서, 상기 제 2 금속층(128')은 바람직하게는 건식식각이 가능한 몰리브덴(Mo) 등의 금속이 사용된다.Here, the second metal layer 128 ′ is preferably a metal such as molybdenum (Mo) capable of dry etching.

도 5b는 액티브채널을 패턴하는 단계로 상기 제 2 도전성 금속층을 패턴하여 상기 게이트전극(126)상부에 상기 액티브층(129)의 일부인 불순물 아몰퍼스 실리콘층(131)이 노출되도록 한다.5B is a step of patterning an active channel to pattern the second conductive metal layer to expose the impurity amorphous silicon layer 131 that is part of the active layer 129 on the gate electrode 126.

동시에, 상기 화소전극(도 4의 117)과 데이터배선(도 4의 115) 사이의 너비와 길이만큼 상기 제 2 도전성금속층(133)을 식각하여 골패턴(141)을 형성한다.At the same time, the second conductive metal layer 133 is etched by the width and length between the pixel electrode 117 of FIG. 4 and the data wiring 115 of FIG. 4 to form a bone pattern 141.

다음으로, 상기 패턴된 제 2 도전성금속층(133)을 마스크로 하여 그 하부에 노출된 불순물이 함유된 비정질 실리콘층(131)을 식각한다.Next, using the patterned second conductive metal layer 133 as a mask, the amorphous silicon layer 131 containing the impurities exposed below is etched.

다음으로, 상기 패턴된 제 2 도전성 금속층이 형성된 기판(122)의 전면에 질화실리콘(SiNX), 산화실리콘(SiO2)등의 무기절연물질이과 벤조사이클로부텐(BCB)과 아크릴(Acryl)계 수지(resin)등이 포함된 유기절연물질을 증착 또는 도포하여 제 2 절연층인 보호층(133)을 형성한다.Next, inorganic insulating materials such as silicon nitride (SiN X ), silicon oxide (SiO 2 ), and benzocyclobutene (BCB) and acryl (Acryl) -based materials are formed on the entire surface of the substrate 122 on which the patterned second conductive metal layer is formed. The protective layer 133, which is a second insulating layer, is formed by depositing or applying an organic insulating material including a resin or the like.

도 5c는 상기 보호층을 패턴하는 제 3 마스크 단계로서, 비로소 데이터배선(115)과 소스전극(128)과 드레인전극(130)의 형상을 의도된 설계대로 패턴하는 공정이다.FIG. 5C is a third mask step for patterning the protective layer, and is a process of patterning the shapes of the data line 115, the source electrode 128, and the drain electrode 130 as designed.

이때, 상기 화소전극(도 4의 117)이 구성되는 화소영역은 보호층/제 2 도전성 금속층/반도체층(순수 비정질 실리콘, 불순물 비정질 실리콘)이 식각되어 그 하부의 게이트 절연막(127)을 노출한다.In this case, the protective layer / second conductive metal layer / semiconductor layer (pure amorphous silicon, impurity amorphous silicon) is etched in the pixel region including the pixel electrode 117 of FIG. 4 to expose the gate insulating layer 127 thereunder. .

반면에, 상기 화소전극(도 4의 117)이 형성되는 부분과 상기 데이터배선(115) 사이의 골패턴(141)은 아몰퍼스 실리콘층/제 2 도전성 금속층/게이트 절연막이 식각되어 그 하부의 기판(122)이 노출되어 형성된다.On the other hand, the valley pattern 141 between the portion where the pixel electrode 117 of FIG. 4 is formed and the data line 115 has an amorphous silicon layer / second conductive metal layer / gate insulating film etched thereon to form a substrate (below the substrate). 122) is formed by exposure.

이와 같은 공정에서, 상기 데이터배선(115)과 드레인전극(130)은 수직으로 식각되어 측면이 노출되는 구조로 형성된다.In this process, the data line 115 and the drain electrode 130 are vertically etched to form a structure in which side surfaces thereof are exposed.

다음으로, 도 5d는 화소전극을 노광하는 단계로, 위의 도 5a 내지 도 5c의 각 마스크 공정마다 생략한 포토레지스트 공정으로부터 설명을 시작한다.Next, FIG. 5D is a step of exposing the pixel electrode, and description starts from the photoresist process omitted for each mask process of FIGS. 5A to 5C.

전술한 바와 같이, 보호층(133)을 패턴하는 공정에서 데이터배선(115)과 소스전극(128) 및 드레인전극(130)과 골패턴(141)을 형성한 후 인듐-틴-옥사이드(indium-tin-oxide : ITO) 와 인듐-징크-옥사이드(indium-zinc-oxide : IZO)등의 투명도전성 금속을 증착하여 투명전극층(117`)을 형성한다.As described above, after the data line 115, the source electrode 128, the drain electrode 130, and the valley pattern 141 are formed in the process of patterning the protective layer 133, indium-tin-oxide (indium— Transparent conductive metals such as tin-oxide (ITO) and indium-zinc-oxide (IZO) are deposited to form a transparent electrode layer 117`.

다음으로, 상기 투명전극층(117`)이 형성된 기판(122)의 상부에 포토레지스트(photo resist)를 도포하여 PR층(143)을 형성한다.Next, a PR layer 143 is formed by applying photoresist on the substrate 122 on which the transparent electrode layer 117 ′ is formed.

이때, 포토레지스트는 어느 정도 점도를 가지고 있으므로, 상기 포토레지스트가 흘러 골패턴의 끝단쪽으로 까지 형성되므로 상기 투명전극층(117`)을 식각한 후에는 상기 골 패턴(114)의 끝단에는 투명전극층이 남게 된다.In this case, since the photoresist has a viscosity to some extent, since the photoresist flows to the end of the bone pattern, the transparent electrode layer remains at the end of the bone pattern 114 after etching the transparent electrode layer 117 ′. do.

즉, 상기 골패턴의 일측 단차부분에 형성된 포토레지스트층의 단차는 다른부분에 비해 놓은 구릉을 이루어 도포된다.That is, the step of the photoresist layer formed on one side step portion of the valley pattern is applied to form a hill compared to the other part.

따라서, 상기 포토레지스트를 스트립하는 공정 중 상기 골패턴의 단차 부분에 잔류 PR이 남게 된다. 따라서, 그 하부의 투명전극층이 남게된다.Therefore, the residual PR remains in the stepped portion of the bone pattern during the stripping process of the photoresist. Thus, the lower transparent electrode layer remains.

도 5e는 화소전극을 형성하는 제 4 마스크 단계로, 상기 포토레지스트를 노광하고, 상기 노출된 포토레지스트(도 5e의 143)의 하부 투명전극층(도 5e의 143)을 식각하여 상기 드레인전극(128)과 측면접촉 하면서 상기 화소영역(P) 상에 구성되도록 화소전극(117)을 형성한다.5E illustrates a fourth mask step of forming a pixel electrode, exposing the photoresist, and etching the lower transparent electrode layer (143 of FIG. 5E) of the exposed photoresist (143 of FIG. 5E) to form the drain electrode 128. ) And the pixel electrode 117 is formed so as to be formed on the pixel region P while being in side contact.

상기 도전성 제 2 금속층 및 보호층 패턴공정에서 형성된 골 패턴(114)의 간격대로 투명 도전성금속의 끝선(117')이 오게되므로, 약간의 미스얼라인이 발생하더라도 상기 화소전극과 데이터배선간의 간격은 상기 골패턴(114)의 간격대로 정의된다.Since the end line 117 ′ of the transparent conductive metal comes at intervals between the valley patterns 114 formed in the conductive second metal layer and the protective layer pattern process, even if a slight misalignment occurs, the gap between the pixel electrode and the data wiring is maintained. It is defined at intervals of the bone pattern 114.

따라서, 상기 화소전극(117)과 데이터배선(115)사이에 발생하는 캐패시터인 Cdp성분을 일정하게 유지할 수 있다.Therefore, the C dp component, which is a capacitor generated between the pixel electrode 117 and the data wiring 115, can be kept constant.

도 6은 도 5의 E를 확대하여 도시한 평면도와 이에 대한 단면을 도시한 단면도이다. (상기 화소전극의 패턴 공정중 이물질에 의한 상기 화소전극의 돌출패턴이 상기 데이터배선방향으로 형성되었을 경우)FIG. 6 is a cross-sectional view illustrating a plan view of the enlarged view of FIG. 5E and a cross section thereof. FIG. (When the protruding pattern of the pixel electrode due to the foreign matter is formed in the data wiring direction during the pattern process of the pixel electrode)

도시한 바와 같이, 상기 화소전극(117)을 패턴하기 위한 포토레지스트 공정 중 이물에 의해 상기 화소전극이 데이터배선에 근접하여 돌출패턴이 형성되더라도 상기 데이터배선과 화소전극(117)사이의 단락불량은 상기 골패턴(114)의 단차에 의해 상기 화소전극(117)과 데이터배선(115)이 동일평면상에 구성되지 않도록 함으로써 방지할 수 있다.As illustrated, even when the pixel electrode is protruded to be close to the data wiring by a foreign material during the photoresist process for patterning the pixel electrode 117, the short circuit defect between the data wiring and the pixel electrode 117 is not affected. This can be prevented by preventing the pixel electrode 117 and the data wiring 115 from being formed on the same plane by the step of the valley pattern 114.

전술한 바와 같은 방법으로 본 발명에 따른 액정표시장치용 어레이기판을 제작할 수 있다.In the same manner as described above, an array substrate for a liquid crystal display device according to the present invention can be manufactured.

따라서, 본 발명은 상기 데이터배선과 화소전극 사이에 골패턴을 형성하여 구성하므로, 상기 화소전극과 데이터배선에 약간의 미스얼라인이 발생하더라고, 상기 데이터배선과 화소전극 사이에 발생하는 캐패시터 성분을 일정하게 유지할 수 있으므로 화질불량이 발생하지 않는 효과가 있다.Therefore, according to the present invention, since a valley pattern is formed between the data line and the pixel electrode, even if a slight misalignment occurs in the pixel electrode and the data line, a capacitor component generated between the data line and the pixel electrode is generated. Since it can be kept constant, there is an effect that a poor image quality does not occur.

또한, 상기 골패턴에 의해 상기 화소전극과 데이터배선 간의 단락불량을 방지 할 수 있으므로, 액정표시장치의 제품 수율을 개선할 수 있는 효과가 있다.In addition, the short pattern between the pixel electrode and the data wiring can be prevented by the valley pattern, thereby improving the product yield of the liquid crystal display device.

Claims (7)

투명 기판과;A transparent substrate; 상기 기판 상에 제 1 금속층을 패턴하여 형성한 게이트전극과 게이트배선과;A gate electrode and a gate wiring formed by patterning a first metal layer on the substrate; 상기 게이트전극 상부에 절연층을 사이에 두고 형성된 액티브층과;An active layer formed on the gate electrode with an insulating layer interposed therebetween; 제 2 금속층을 패턴하여 형성한 상기 액티브층의 일측에 겹쳐진 소스전극과 이와는 소정간격 이격된 드레인전극과 상기 게이트배선과 절연층을 사이에 두고 직교하여 화소영역을 정의하는 데이터배선과;A source wiring overlapping one side of the active layer formed by patterning a second metal layer, a drain electrode spaced apart from the predetermined gap, and a gate wiring and an insulating layer intersecting each other to define a pixel region; 상기 화소영역을 지나는 데이터배선을 중심으로 양측으로 소정너비와 길이로 구성되고, 하부 기판이 노출된 골패턴과;A bone pattern composed of a predetermined width and length on both sides of the data line passing through the pixel region, and having a lower substrate exposed; 상기 화소영역 상에 형성되고, 상기 골패턴을 사이에 두고 상기 데이터배선과 소정간격 이격된 화소전극을 포함하는A pixel electrode formed on the pixel area and spaced apart from the data line with the valley pattern therebetween; 액정표시장치용 어레이기판.Array substrate for liquid crystal display device. 제 1 항에 있어서,The method of claim 1, 상기 제 1 금속층과 제 2 금속층은 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 텅스텐(W)등이 포함된 도전성 금속그룹 중 선택된 하나인 액정표시장치용 어레이기판.And the first metal layer and the second metal layer are one selected from a group of conductive metals including aluminum (Al), aluminum alloy, molybdenum (Mo), tungsten (W), and the like. 제 1 항에 있어서,The method of claim 1, 상기 화소전극은 ITO와 IZO등이 포함된 투명도전성 금속그룹 중 선택된 하나인 액정표시장치용 어레이기판.And the pixel electrode is one selected from a group of transparent conductive metals including ITO and IZO. 기판을 구비하는 단계와;Providing a substrate; 상기 기판 상에 제 1 도전성 금속을 증착하고 패턴하여, 게이트전극과 게이트배선을 형성하는 단계와;Depositing and patterning a first conductive metal on the substrate to form a gate electrode and a gate wiring; 상기 제 1 도전성 금속층이 패턴된 기판의 전면에 게이트 절연층과 비정질 실리콘층과 불순물 비정질 실리콘과 제 2 도전성 금속층을 적층하는 단계와;Stacking a gate insulating layer, an amorphous silicon layer, an impurity amorphous silicon, and a second conductive metal layer on an entire surface of the substrate on which the first conductive metal layer is patterned; 상기 제 2 도전성 금속층을 패턴하여, 액티브채널과 추후에 형성될 데이터배선과 화소전극 사이에 골패턴을 노출하는 단계와;Patterning the second conductive metal layer to expose a valley pattern between the active channel and the data line to be formed later and the pixel electrode; 상기 제 2 도전성 금속층이 패턴된 기판 상에 절연물질을 증착하여 보호층을 형성하는 단계와;Depositing an insulating material on the substrate on which the second conductive metal layer is patterned to form a protective layer; 상기 보호층과 제 2 도전성 금속층과 순수 비정질 실리콘층을 식각하여 소스전극과 드레인전극과 상기 게이트배선과 교차하여 화소영역을 정의하는 데이터배선을 형성하는 동시에, 비정질실리콘층과 제 2 도전성 금속층과 게이트 절연층을 식각하여 골패턴과 상기 화소영역을 정의하는 게이트배선의 일부 상부에 형성되는 스토리지 전극인 아일랜드 형태의 금속층을 형성하는 단계와;The protective layer, the second conductive metal layer, and the pure amorphous silicon layer are etched to form a data line defining a pixel region by crossing the source electrode, the drain electrode, and the gate wiring, and simultaneously forming an amorphous silicon layer, a second conductive metal layer, and a gate. Etching the insulating layer to form an island-type metal layer, which is a storage electrode formed on a portion of the gate wiring defining the valley pattern and the pixel region; 상기 보호층이 패턴된 기판 상에 투명 도전성 금속을 증착하고 패턴하여, 상기 드레인전극과 측면접촉하고 상기 화소영역상에 구성되는 동시에 상기 스토리지 전극의 측면과 접촉하는 화소전극Depositing and patterning a transparent conductive metal on the substrate having the protective layer patterned thereon, the pixel electrode being in side contact with the drain electrode and formed on the pixel area and in contact with the side of the storage electrode 을 포함하는 액정표시장치용 어레이기판 제조방법.Array substrate manufacturing method for a liquid crystal display device comprising a. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 1 도전성 금속층과 제 2 도전성 금속층은 알루미늄, 알루미늄 합금, 몰리브덴, 텅스텐 등이 포함된 도전성 금속그룹 중 선택된 하나인 액정표시장치용 어레이기판 제조방법.And the first conductive metal layer and the second conductive metal layer are one selected from a group of conductive metals including aluminum, aluminum alloy, molybdenum, tungsten, and the like. 제 4 항에 있어서,The method of claim 4, wherein 상기 게이트 절연층과 보호층은 질화실리콘 과 산화실리콘 등이 포함된 무기절연물질 그룹과 벤조사이클로 부텐과 아크릴계 수지 등이 포함된 유기절연물질 그룹 중 선택된 하나인 액정표시장치용 어레이기판 제조방법.And the gate insulating layer and the protective layer are selected from an inorganic insulating material group including silicon nitride and silicon oxide, and an organic insulating material group including benzocyclobutene, acrylic resin, and the like. 제 4 항에 있어서,The method of claim 4, wherein 상기 화소전극은 ITO와 IZO등이 포함된 투명도전성 금속그룹 중 선택된 하나인 액정표시장치용 어레이기판.And the pixel electrode is one selected from a group of transparent conductive metals including ITO and IZO.
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