KR20020008461A - A manufacturing method for anti-fuse of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 안티 퓨즈 제조방법에 관한 것으로서, 특히 캐패시터 형태의 안티 퓨즈를 제조하는 경우 저장전극 콘택 형성 시 바 형태(bar type)로 형성하여 공정 마진을 확보하고, 공정을 단순하게 하는 반도체소자의 안티퓨즈 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an anti-fuse of a semiconductor device. In particular, when manufacturing a capacitor-type anti-fuse, a semiconductor is formed in a bar type when forming a storage electrode contact to secure a process margin and simplify the process. It relates to a method for producing an anti-fuse of the device.
일반적으로 수많은 미세 셀(cell) 중 한 개라도 결함이 있다면 DRAM 및 SRAM의 반도체 메모리 소자는 제구실을 하지 못하게 되어 불량품으로 처리된다. 하지만 반도체 메모리 소자의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 발생할 확률이 높은데도 불구하고, 이를 불량품으로 폐기한다는 것은 수율을 낮추는 비효율적인 처리 방식이다.In general, if any one of the many fine cells is defective, the semiconductor memory devices of the DRAM and the SRAM will not be able to serve as a defective part and will be treated as defective. However, although the probability of occurrence of only a small number of cells is increased as the degree of integration of semiconductor memory devices increases, discarding it as a defective product is an inefficient treatment method that lowers the yield.
따라서, DRAM 및 SRAM 등의 반도체 메모리 소자 내에 미리 예비 메모리 셀을 설치해 두고서 그 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 수율을 높이는 리던던시 방식을 채용하게 되었다.Accordingly, a redundancy scheme is adopted in which a yield memory is increased by preliminarily providing spare memory cells in semiconductor memory devices such as DRAM and SRAM, and replacing defective cells using the spare memory cells.
이와 같이 리던던시 방식이 채용된 종래의 반도체 메모리 소자는 제조공정을 거쳐 패키지(pakage)화되는데, 몰딩(molding)된 패키지에 불량이 발생하면 정확한 원인을 조사하기 위한 분석을 위해 이것이 잉여의 셀로 대체한 칩인지의 여부를 알아야 한다. 또한 칩의 신뢰성이 점차적으로 중요해짐에 따라 어떤 칩이 잉여의 셀로 대체된 칩인지의 여부를 알 필요가 있다.The conventional semiconductor memory device employing such a redundancy method is packaged through a manufacturing process. If a defect occurs in a molded package, it is replaced by a surplus cell for analysis to investigate the exact cause. You need to know if it's a chip. In addition, as chip reliability becomes increasingly important, it is necessary to know whether a chip is replaced by a surplus cell.
이를 광학적인 방법으로 알고자 할 경우에는 몰딩된 패키지를 파괴해야 되는데, 이 경우에는 칩의 특성이 달라질 수가 있고, 또한 패키지의 파괴 과정에서 심한 파괴로 인해 칩을 분석할 수 없을 정도로 만들게 되는 경우가 발생된다.In order to know this by optical method, it is necessary to destroy the molded package. In this case, the characteristics of the chip may be changed, and in the case of the package destruction, the chip may be impossible to analyze due to severe destruction. Is generated.
그에 따라 몰딩된 패키지의 외부에서 잉여의 셀로 대체했는지를 알아 보는 테스트 방식이 채용되는데, 그 테스트 방식은 통상적으로 특정한 핀과 파워 핀 사이에 퓨즈와 다이오드를 직렬로 연결하고 사이에 흐르는 전류가 다르게 되므로, 이를 이용하여 잉여의 셀로 대체하였는 지의 여부를 외부에서도 알 수 있도록 하는 방식이다.As a result, a test method is used to determine whether the cell is replaced by a surplus of cells outside the molded package, which is typically connected in series with a fuse and a diode between a specific pin and a power pin, and the current flowing between them is different. By using this method, it is possible to know from the outside whether it is replaced by a surplus cell.
메모리 소자의 불량 셀을 행(row)과 열(column)으로 대체하는 경우, 반도체 집적회로의 옵션(option)처리를 하는 경우 또는 집적회로 내의 단위 소자를 미세 조정하는 경우에 퓨즈를 이용할 수 있다.A fuse may be used to replace defective cells of a memory device with rows and columns, to perform option processing of a semiconductor integrated circuit, or to finely adjust a unit device in an integrated circuit.
일반적으로 사용되는 퓨즈의 방식으로는 금속 퓨즈를 만들어 큰 전류를 흘려 퓨즈를 끊는 방법과 금속 또는 다결정실리콘 퓨즈를 만들어 레이져를 이용하여 퓨즈를 끊는 방식, 그리고 절연체를 통한 터널링 전자(tunneling electron)로 플로우팅 게이트를 차지(charge)시키는 플로우팅 게이트 방식이 있다.Commonly used fuses are made of metal fuses to blow large currents to blow the fuses, metals or polysilicon fuses to blow fuses, and blown through the insulator to the tunneling electrons. There is a floating gate method that charges a putting gate.
또한, 반도체소자가 고집적화되어 감에 따라 단차가 높아지고, 그에 따라 퓨즈 상부에 적층되는 절연막이 두껍기 때문에 퓨즈 상부에 일정한 두께로 절연막을 남기기 위하여 식각타겟을 설정하기 어렵고, 패키지(package) 이후에는 리페어가 불가능하기 때문에 백 엔드(back end) 수율이 저하되는 문제점이 있다.In addition, as the semiconductor device becomes highly integrated, the step height becomes high, and accordingly, since the insulating film stacked on the fuse is thick, it is difficult to set the etching target in order to leave the insulating film with a predetermined thickness on the upper part of the fuse. There is a problem that the back end yield is lowered because it is impossible.
상기와 같은 문제점을 해결하기 위하여 퓨즈와 반대 방식을 사용하는 안티퓨즈를 사용하여 패키지 후에도 리페어가 가능하게 하였다.In order to solve the above problems, anti-fuse using the opposite method to the fuse was used to repair even after the package.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 안티 퓨즈제조방법에 대하여 설명한다.Hereinafter, an anti-fuse manufacturing method of a semiconductor device according to the related art will be described with reference to the accompanying drawings.
도 1 은 종래기술에 따른 반도체소자의 안티 퓨즈 제조방법을 도시한 단면도로서, 셀 영역의 소자와 동시에 형성되고, 셀과 같은 구조로 형성된다.1 is a cross-sectional view illustrating a method for manufacturing an anti-fuse of a semiconductor device according to the prior art, which is formed simultaneously with an element in a cell region, and has a cell-like structure.
먼저, 반도체기판(10)의 퓨즈박스영역에 더미 워드라인(14) 및 n+활성영역(12)을 형성한다.First, the dummy word line 14 and the n + active region 12 are formed in the fuse box region of the semiconductor substrate 10.
다음, 상기 더미 워드라인(14) 사이에 콘택플러그(16)를 형성한다.Next, a contact plug 16 is formed between the dummy word lines 14.
그 다음, 전체표면 상부에 상기 n+ 활성영역(12)의 가장자리에 접속되는 비트라인 콘택플러그(20)가 구비되는 제1층간절연막(18)을 형성한다.Next, a first interlayer insulating film 18 having a bit line contact plug 20 connected to the edge of the n + active region 12 is formed on the entire surface.
다음, 상기 비트라인 콘택플러그(20)에 접속되는 비트라인(22)을 형성한다. 상기 비트라인 콘택플러그(20) 및 비트라인(22)은 텅스텐으로 형성된다.Next, a bit line 22 connected to the bit line contact plug 20 is formed. The bit line contact plug 20 and the bit line 22 are formed of tungsten.
그 다음, 전체표면 상부에 제2층간절연막(24)을 형성하고, 저장전극 콘택으로 예정되는 상기 콘택플러그(16)를 노출시키는 저장전극 콘택홀을 형성한다.Next, a second interlayer insulating film 24 is formed over the entire surface, and a storage electrode contact hole for exposing the contact plug 16, which is intended as a storage electrode contact, is formed.
다음, 상기 저장전극 콘택홀을 통하여 상기 콘택플러그(16)에 접속되는 저장전극 콘택플러그(26)를 형성한다.Next, a storage electrode contact plug 26 connected to the contact plug 16 through the storage electrode contact hole is formed.
그 다음, 상기 저장전극 콘택플러그(26)에 접속되는 저장전극(28)을 형성하고, 상기 저장전극(28)의 표면에 MPS(mata-stable poly silicon)막(30)을 형성한다.Next, a storage electrode 28 connected to the storage electrode contact plug 26 is formed, and a mat-stable poly silicon (MPS) film 30 is formed on the surface of the storage electrode 28.
다음, 유전체막(도시 안됨) 및 플레이트전극(32)을 형성한다.Next, a dielectric film (not shown) and plate electrode 32 are formed.
그 다음, 전체표면에 상기 플레이트전극(32)에서 금속배선콘택으로 예정되는 부분을 노출시키는 금속배선 콘택홀을 형성한다.Next, a metal wiring contact hole is formed on the entire surface of the plate electrode 32 to expose a predetermined portion of the plate electrode 32 as a metal wiring contact.
다음, 상기 금속배선 콘택홀을 통하여 상기 플레이트전극(32)에 접속되는 금속배선 콘택플러그(36)를 형성한다.Next, a metal wiring contact plug 36 connected to the plate electrode 32 is formed through the metal wiring contact hole.
그 다음, 상기 금속배선 콘택플러그(36)에 접속되는 금속배선(38)을 형성한다.Next, a metal wiring 38 connected to the metal wiring contact plug 36 is formed.
그 후, 상기 금속배선(38)을 통하여 플레이트전극(32)에 Vbb을 인가하고, 상기 비트라인(20)을 통하여 n+ 활성영역(12)에 Vext를 인가한다. (도 1 참조)Thereafter, Vbb is applied to the plate electrode 32 through the metal wire 38 and Vext is applied to the n + active region 12 through the bit line 20. (See Figure 1)
상기와 같이 종래 기술에 따른 반도체소자의 안티 퓨즈 제조방법은, 반도체기판의 n+ 활성영역과 캐패시터의 플레이트전극 사이에 있는 유전체막을 전기적으로 쇼트(short)시키기 때문에 n+ 활성영역의 넓은면적을 필요로 하고, 공정 안정화를 위해서 실제로는 사용하지 않는 더미 워드라인을 형성할 뿐만 아니라 셀 영역에서 멀리 떨어진 위치에 저장전극 콘택플러그가 콘택 타입으로 형성되기 때문에 사진공정에서 디파인(define)이 잘 되지 않는 등의 문제점을 가지고 있다.As described above, the anti-fuse manufacturing method of the semiconductor device according to the related art requires a large area of the n + active region because the dielectric film between the n + active region of the semiconductor substrate and the plate electrode of the capacitor is electrically shorted. For this purpose, not only the dummy word line which is not actually used for the process stabilization but also the storage electrode contact plug is formed as a contact type at a position far from the cell area, so that the fineness is poor in the photo process. Have
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 반도체기판의 n+ 활성영역 대신 전극으로 저장전극 콘택플러그에 금속배선 콘택플러그을 연결하여 사용함으로써 퓨즈 박스영역의 면적을 줄일 수 있을 뿐만 아니라 저장전극 콘택플러그 형성 이전의 공정을 생략할 수 있으므로 공정을 단순하게 하고, 공정의 안정화를 가능하게 하는 반도체소자의 안티퓨즈 제조방법을 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art, by using a metal wire contact plug connected to the storage electrode contact plug as an electrode instead of the n + active region of the semiconductor substrate, the area of the fuse box region can be reduced as well as the storage electrode contact. It is an object of the present invention to provide a method for manufacturing an anti-fuse of a semiconductor device which simplifies the process and enables the stabilization of the process since the process before the plug formation can be omitted.
도 1 은 종래기술에 따른 반도체소자의 안티퓨즈 제조방법을 도시한 단면도.1 is a cross-sectional view showing an anti-fuse manufacturing method of a semiconductor device according to the prior art.
도 2 는 본 발명에 따른 반도체소자의 안티퓨즈 제조방법을 도시한 단면도.2 is a cross-sectional view showing a method for manufacturing an anti-fuse of a semiconductor device according to the present invention.
도 3a 내지 도 3c 는 본 발명에 따른 반도체소자의 안티퓨즈 제조방법의 공정 순서를 도시한 평면도3A to 3C are plan views illustrating a process sequence of a method for manufacturing an antifuse of a semiconductor device according to the present invention.
< 도면의 주요부분에 대한 부호 설명 ><Explanation of Signs of Major Parts of Drawings>
10, 11 : 반도체기판 12 : n+ 활성영역10, 11: semiconductor substrate 12: n + active region
13, 18 : 제1층간절연막 14 : 더미 워드라인13, 18: first interlayer insulating film 14: dummy word line
15a, 26 : 저장전극 콘택플러그 15b : 안티 퓨즈 전극15a, 26: storage electrode contact plug 15b: anti-fuse electrode
16 : 콘택플러그 17, 28 : 저장전극16: contact plug 17, 28: storage electrode
19, 30 : MPS막 20 : 비트라인 콘택플러그19, 30: MPS film 20: bit line contact plug
21, 32 : 플레이트전극 22 : 비트라인21, 32: plate electrode 22: bit line
23, 24 : 제2층간절연막 25a, 25b, 36 : 금속배선 콘택플러그23, 24: 2nd interlayer insulating film 25a, 25b, 36: metal wiring contact plug
27a, 27b, 38 : 금속배선 34 : 제3층간절연막27a, 27b, 38: metal wiring 34: third interlayer insulating film
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 안티퓨즈 제조방법은,In order to achieve the above object, an anti-fuse manufacturing method of a semiconductor device according to the present invention,
반도체기판의 퓨즈박스영역에 저장전극 콘택 및 안티퓨즈의 전극으로 예정되는 부분을 노출시키는 콘택홀이 다수 개 구비되는 제1층간절연막을 형성하는 공정과,Forming a first interlayer insulating film having a plurality of contact holes exposing predetermined portions of the storage electrode contacts and the antifuse electrodes in the fuse box region of the semiconductor substrate;
상기 콘택홀을 다결정실리콘층으로 매립하여 저장전극 콘택플러그와 안티퓨즈의 전극을 형성하는 공정과,Filling the contact hole with a polysilicon layer to form a storage electrode contact plug and an antifuse electrode;
상기 저장전극 콘택플러그에 접속되는 저장전극을 형성한 다음, 유전체막 및 플레이트전극을 형성하는 공정과,Forming a storage electrode connected to the storage electrode contact plug, and then forming a dielectric film and a plate electrode;
전체표면 상부에 제2층간절연막을 형성하는 공정과,Forming a second interlayer insulating film over the entire surface;
상기 플레이트전극 및 안티퓨즈의 전극에서 금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택홀을 형성하는 공정과,Forming a metal wiring contact hole exposing a predetermined portion of the plate electrode and the antifuse electrode as a metal wiring contact;
상기 금속배선 콘택홀을 통하여 상기 플레이트전극 및 안티퓨즈의 전극에 접속되는 금속배선 콘택플러그를 형성하는 공정과,Forming a metal wiring contact plug connected to the plate electrode and the electrode of the antifuse through the metal wiring contact hole;
상기 금속배선 콘택플러그에 접속되는 금속배선을 형성하는 공정을 포함하는 것을 특징으로 한다.And forming a metal wiring connected to the metal wiring contact plug.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2 는 본 발명에 따른 반도체소자의 안티퓨즈 제조방법을 도시한 단면도이고, 도 3a 내지 도 3c 는 본 발명에 따른 반도체소자의 안티퓨즈 제조방법의 공정 순서를 도시한 평면도로서 서로 연관지어 설명한다.2 is a cross-sectional view illustrating a method for manufacturing an antifuse of a semiconductor device according to the present invention, and FIGS. 3A to 3C are cross-sectional views illustrating a process sequence of the method for manufacturing an antifuse of a semiconductor device according to the present invention. .
먼저, 반도체기판(11)의 퓨즈박스영역에서 저장전극 콘택 및 안티 퓨즈의 전극으로 예정되는 부분을 노출시키는 콘택홀이 구비되는 제1층간절연막(13)을 형성한다. 이때, 상기 콘택홀은 저장전극 콘택으로 예정되는 부분과 안티 퓨즈의 전극으로 예정되는 부분을 소정 거리 이격시켜 형성한다.First, a first interlayer insulating layer 13 having a contact hole for exposing a portion of the semiconductor substrate 11 to be a storage electrode contact and an electrode of an anti-fuse is formed. In this case, the contact hole is formed by spaced apart from a portion intended to be a storage electrode contact and a portion intended to be an electrode of the anti-fuse.
다음, 전체표면 상부에 다결정실리콘층을 형성하고, 상기 다결정실리콘층을 전면식각 또는 화학적 기계적 연마공정으로 제거하여 상기 콘택홀을 통하여 상기 반도체기판(11)에 접속되는 저장전극 콘택플러그(15a)와 안티 퓨즈 전극(15b)을 형성한다. 이때, 상기 안티 퓨즈 전극(15b)은 도 3a 에 도시된 바와 같이 바 형태(bar type)로 형성된다. (도 3a 참조)Next, a polysilicon layer is formed on the entire surface, and the polysilicon layer is removed by a front etching or chemical mechanical polishing process to connect the storage electrode contact plug 15a connected to the semiconductor substrate 11 through the contact hole. The anti-fuse electrode 15b is formed. In this case, the anti-fuse electrode 15b is formed in a bar type as shown in FIG. 3A. (See Figure 3A)
그 다음, 상기 저장전극 콘택플러그(15a)에 접속되는 저장전극(17)을 형성한다. 이때, 상기 저장전극(17)의 표면에 MPS막(19)을 형성시킨다.Then, the storage electrode 17 is connected to the storage electrode contact plug 15a. At this time, the MPS film 19 is formed on the surface of the storage electrode 17.
다음, 전체표면 상부에 유전체막(도시 안됨) 및 플레이트전극용 도전층(도시 안됨)을 형성하고, 플레이트전극 마스크를 식각마스크로 상기 플레이트전극용 도전층과 유전체막을 식각하여 유전체막패턴과 플레이트전극(21)을 형성한다. (도 3b 참조)Next, a dielectric film (not shown) and a plate electrode conductive layer (not shown) are formed on the entire surface, and the plate electrode mask is etched to etch the plate layer conductive layer and the dielectric film to etch the dielectric film pattern and the plate electrode. 21 is formed. (See Figure 3b)
그 다음, 전체표면 상부에 상기 플레이트전극(21) 및 안티 퓨즈 전극(15b)에서 금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택홀이 구비된 제2층간절연막(23)을 형성한다.Next, a second interlayer insulating film 23 having a metal wiring contact hole for exposing a portion of the plate electrode 21 and the anti-fuse electrode 15b to be a metal wiring contact is formed on the entire surface.
다음, 상기 금속배선 콘택홀을 통하여 상기 플레이트전극(21) 및 안티 퓨즈 전극(15b)에 접속되는 금속배선 콘택플러그(25a, 25b)를 형성한다. (도 3c 참조)Next, metal wiring contact plugs 25a and 25b connected to the plate electrode 21 and the anti-fuse electrode 15b are formed through the metal wiring contact hole. (See Figure 3c)
그 다음, 상기 금속배선 콘택플러그(25a, 25b)에 접속되는 금속배선(27a, 27b)을 형성한다. 이때, 상기 안티 퓨즈 전극(15b)에 접속되는 금속배선(27a)은 Vext로 연결되고, 상기 플레이트전극(21)에 접속되는 금속배선(27b)은 Vbb에 연결된다. (도 2 참조)Next, the metal wirings 27a and 27b connected to the metal wiring contact plugs 25a and 25b are formed. In this case, the metal wiring 27a connected to the anti-fuse electrode 15b is connected to Vext, and the metal wiring 27b connected to the plate electrode 21 is connected to Vbb. (See Figure 2)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 안티퓨즈 제조방법은, 저장전극 콘택 형성공정 시 안티 퓨즈 전극을 형성하되, 상기 안티 퓨즈 전극은 바 형태로 형성하여 후속 금속배선 콘택 형성공정에서 사진공정의 안정화를 얻을 수 있고, 반도체기판의 n+ 활성영역을 이용하는 것보다 퓨즈박스의 면적을 줄일 수 있고, 더미 패턴을 형성하지 않아도 되므로 공정을 단순하게 하고 반도체소자의 고집적화를 유리하게 하는 이점이 있다.As described above, in the method of manufacturing an antifuse of a semiconductor device according to the present invention, an antifuse electrode may be formed during a storage electrode contact forming process, and the antifuse electrode may be formed in a bar shape in a subsequent metallization contact forming process. It is possible to obtain the stabilization of, to reduce the area of the fuse box than to use the n + active region of the semiconductor substrate, and to avoid the formation of a dummy pattern, thereby simplifying the process and advantageously integrating the semiconductor device.
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