KR100334865B1 - Fuse Formation Method of Semiconductor Device - Google Patents

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Abstract

본 발명은 반도체소자의 퓨즈 형성방법에 관한 것으로, 반도체기판의 퓨즈영역상에 비트라인 콘택 또는 저장전극 콘택을 퓨즈로 사용하여 작은 전압을 인가하거나, 소자 내부의 전원발생기에 의한 전압을 사용하여 접합영역과 상기 비트라인 콘택 또는 저장전극 콘택의 경계면을 녹여 리페어 공정을 용이하게 하여 공정수율 및 신뢰성을 향상시키는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a fuse of a semiconductor device, wherein a small voltage is applied to a fuse area of a semiconductor substrate using a bit line contact or a storage electrode contact as a fuse, or a junction is formed using a voltage generated by a power generator inside the device. This technology improves process yield and reliability by melting a region and an interface between the bit line contact or the storage electrode contact to facilitate a repair process.

Description

반도체소자의 퓨즈형성방법Fuse Formation Method of Semiconductor Device

본 발명은 반도체소자의 리페어를 위한 퓨즈 형성방법에 관한 것으로서, 특히 콘택을 사용하여 퓨즈라인을 형성함으로써 작은 전압으로 리페어공정을 실시할 수 있는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a fuse for repairing a semiconductor device, and more particularly, to a method of performing a repair process with a small voltage by forming a fuse line using a contact.

일반적으로 수많은 미세 셀(cell) 중 한 개라도 결함이 있다면 DRAM 및 SRAM의 반도체 메모리 소자는 제구실을 하지 못하게 되어 불량품으로 처리된다. 하지만 반도체 메모리 소자의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 발생할 확률이 높은데도 불구하고, 이를 불량품으로 폐기한다는 것은 수율을 낮추는 비효율적인 처리 방식이다.In general, if any one of the many fine cells is defective, the semiconductor memory devices of the DRAM and the SRAM will not be able to serve as a defective part and will be treated as defective. However, although the probability of occurrence of only a small number of cells is increased as the degree of integration of semiconductor memory devices increases, discarding it as a defective product is an inefficient treatment method that lowers the yield.

따라서, DRAM 및 SRAM 등의 반도체 메모리 소자내에 미리 예비 메모리 셀을 설치해 두고서 그 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 수율을 높이는 리던던시 방식을 채용하게 되었다.Therefore, a redundancy scheme is adopted in which a yield memory is increased by preliminarily providing spare memory cells in semiconductor memory devices such as DRAM and SRAM, and replacing defective cells using the spare memory cells.

이와 같이 리던던시 방식이 채용된 종래의 반도체 메모리 소자는 제조공정을 거쳐 패키지(pakage)화되는데, 몰딩(molding)된 패키지에 불량이 발생하면 정확한 원인을 조사하기 위한 분석을 위해 이것이 잉여의 셀로 대체한 칩인지의 여부를 알아야 한다. 또한 칩의 신뢰성이 점차적으로 중요해짐에 따라 어떤 칩이 잉여의 셀로 대체된 칩인지의 여부를 알 필요가 있다.The conventional semiconductor memory device employing such a redundancy method is packaged through a manufacturing process. If a defect occurs in a molded package, it is replaced by a surplus cell for analysis to investigate the exact cause. You need to know if it's a chip. In addition, as chip reliability becomes increasingly important, it is necessary to know whether a chip is replaced by a surplus cell.

이를 광학적인 방법으로 알고자 할 경우에는 몰딩된 패키지를 파괴해야 되는데, 이 경우에는 칩의 특성이 달라질 수가 있고, 또한 패키지의 파괴 과정에서 심한 파괴로 인해 칩을 분석할 수 없을 정도로 만들게 되는 경우가 발생된다.In order to know this by optical method, it is necessary to destroy the molded package. In this case, the characteristics of the chip may be changed, and in the case of the package destruction, the chip may be impossible to analyze due to severe destruction. Is generated.

그에 따라 몰딩된 패키지의 외부에서 잉여의 셀로 대체했는지를 알아 보는 테스트 방식이 채용되는데, 그 테스트 방식은 통상적으로 특정한 핀과 파워 핀 사이에 퓨즈라인과 다이오드를 직렬로 연결하고 사이에 흐르는 전류가 다르게 되므로, 이를 이용하여 잉여의 셀로 대체하였는지의 여부를 외부에서도 알 수 있도록 하는 방식이다.As a result, a test method is used to determine whether the cell is replaced by a surplus cell outside the molded package, which typically connects a fuse line and a diode in series between a specific pin and a power pin, and the current flowing between them is different. Therefore, it is a way to know from the outside whether it is replaced by the excess cell using this.

메모리 소자의 불량 셀을 행(row)과 열(column)으로 대체할 때, 반도체 집적회로의 옵션(option)처리를 할 때, 또는 집적회로 내의 단위 소자를 미세 조정할 때 퓨즈라인을 이용할 수 있다.Fuse lines may be used to replace defective cells of a memory device with rows and columns, for option processing of semiconductor integrated circuits, or to fine-tune unit devices in integrated circuits.

일반적으로 사용되는 퓨즈의 방식으로는 금속 퓨즈라인을 만들어 큰 전류를 흘려 퓨즈라인을 끊는 방법과 금속 또는 다결정실리콘 퓨즈라인을 만들어 레이져를 이용하여 퓨즈라인을 끊는 방식, 그리고 절연막을 통한 터널링 전자(tunneling electron)로 플로우팅 게이트를 차지(charge)시키는 플로우팅 게이트 방식이 있다.Commonly used fuses are made of metal fuse lines to blow large currents to break the fuse lines, and metal or polycrystalline silicon fuse lines to cut the fuse lines using lasers, and tunneling electrons through insulating films. There is a floating gate method that charges the floating gate with electrons.

상기와 같이 종래기술에 따른 반도체소자의 퓨즈형성방법에서, 금속퓨즈라인을 만든후 큰 전류를 흘려 퓨즈라인을 끊는 방법을 사용하는 일렉트릭 퓨즈는 패키지 후 리페어공정이 가능하여 수율을 향상시킬 수 있지만, 금속으로 형성된 상기 퓨즈라인을 끊는데에는 많은 전력을 소비하기 때문에 반도체소자의 저소비전력화라는 조건에 부합되지 않는 문제점이 있다.In the fuse forming method of a semiconductor device according to the prior art as described above, an electric fuse using a method of cutting a fuse line by passing a large current after making a metal fuse line can be repaired after packaging to improve yield. Since a large amount of power is consumed to cut off the fuse line formed of metal, there is a problem in that it does not meet the condition of low power consumption of the semiconductor device.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 퓨즈라인을 콘택으로 형성하여 낮은 전압을 사용하여 콘택을 녹여 리페어공정을 용이하게 하는 반도체소자의 리페어방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for repairing a semiconductor device in which a fuse line is formed as a contact to melt a contact using a low voltage to facilitate a repair process.

도 1 은 본 발명의 제1실시예에 따른 반도체소자의 퓨즈형성방법을 도시한 단면도.1 is a cross-sectional view showing a fuse forming method of a semiconductor device according to a first embodiment of the present invention.

도 2 는 본 발명의 제2실시예에 따른 반도체소자의 퓨즈형성방법을 도시한 단면도.2 is a cross-sectional view illustrating a fuse forming method of a semiconductor device in accordance with a second embodiment of the present invention.

<도면의 주요부분에 대한 부호 설명><Description of Signs of Major Parts of Drawings>

21, 31 : 반도체기판 22, 32 : n+ 확산영역21 and 31: semiconductor substrates 22 and 32: n + diffusion region

23 : 제1층간절연막 24, 33 : 비트라인 콘택플러그23: first interlayer insulating film 24, 33: bit line contact plug

25a : 제1비트라인 25b : 제2비트라인25a: first bit line 25b: second bit line

26 : 제2층간절연막 27 : 저장전극 콘택플러그26: second interlayer insulating film 27: storage electrode contact plug

28 : 하부전극 29 : 유전체막28: lower electrode 29: dielectric film

30 : 상부전극 34 : 층간절연막30: upper electrode 34: interlayer insulating film

35 : 비트라인35: bit line

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 퓨즈형성방법은,In order to achieve the above object, the fuse forming method of the semiconductor device according to the present invention,

소정의 하부구조물이 형성되어 있는 반도체기판의 퓨즈영역에 접합영역을 형성하고, 전표면 상부에 비트라인 콘택홀이 구비된 제1층간절연막을 형성하는 공정과,Forming a junction region in the fuse region of the semiconductor substrate on which the predetermined substructure is formed, and forming a first interlayer dielectric film having bit line contact holes on the entire surface;

상기 비트라인 콘택홀을 통하여 상기 접합영역과 접속되는 비트라인 콘택플러그를 형성하는 공정과,Forming a bit line contact plug connected to the junction region through the bit line contact hole;

외부 전원단과 연결되는 제1비트라인과 상기 비트라인 콘택플러그와 접속되는 제2비트라인을 형성하는 공정과,Forming a first bit line connected to an external power supply terminal and a second bit line connected to the bit line contact plug;

상기 구조 전표면에 상기 제1비트라인 및 접합영역과 접속되는 저장전극 콘택플러그가 구비된 제2층간절연막을 형성하는 공정과,Forming a second interlayer insulating film having a storage electrode contact plug connected to the first bit line and the junction region on the entire surface of the structure;

상기 저장전극 콘택플러그와 접속되는 저장전극을 형성하는 공정과,Forming a storage electrode connected to the storage electrode contact plug;

상기 구조 전표면에 상기 제1비트라인과 제2비트라인과 접속되는 금속배선 콘택플러그가 구비된 제3층간절연막을 형성하는 공정과,Forming a third interlayer insulating film having a metal wiring contact plug connected to the first bit line and the second bit line on the entire surface of the structure;

상기 금속배선 콘택플러그와 접속되는 금속배선을 형성하되, 상기 제1비트라인과 접속되는 금속배선은 외부전원단과 접속되고, 상기 제2비트라인은 접지단에 접속되도록 하는 공정을 포함하는 것을 제1특징으로 한다.And forming a metal wire connected to the metal wire contact plug, wherein the metal wire connected to the first bit line is connected to an external power supply terminal, and the second bit line is connected to a ground terminal. It features.

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 퓨즈형성방법은,In order to achieve the above object, the fuse forming method of the semiconductor device according to the present invention,

소정의 하부구조물이 형성되어 있는 반도체기판의 퓨즈영역에 접합영역을 형성하고, 전표면 상부에 비트라인 콘택홀이 구비된 제1층간절연막을 형성하는 공정과,Forming a junction region in the fuse region of the semiconductor substrate on which the predetermined substructure is formed, and forming a first interlayer dielectric film having bit line contact holes on the entire surface;

상기 비트라인 콘택홀을 통하여 상기 접합영역과 접속되는 비트라인 콘택플러그를 형성하는 공정과,Forming a bit line contact plug connected to the junction region through the bit line contact hole;

상기 비트라인 콘택플러그와 접속되되 외부전원단에 연결되는 제1비트라인과 접지단에 연결되는 제2비트라인을 형성하는 공정과,Forming a first bit line connected to the bit line contact plug and connected to an external power supply terminal and a second bit line connected to a ground terminal;

상기 구조 전표면에 상기 제1비트라인과 제2비트라인과 접속되는 금속배선 콘택플러그가 구비된 제2층간절연막을 형성하는 공정과,Forming a second interlayer insulating film having a metal wiring contact plug connected to the first bit line and the second bit line on the entire surface of the structure;

상기 금속배선 콘택플러그와 접속되는 금속배선을 형성하되, 상기 제1비트라인과 접속되는 금속배선은 외부전원단과 접속되고, 상기 제2비트라인은 접지단에 접속되도록 하는 공정을 포함하는 것을 제2특징으로 한다.And forming a metal wire connected to the metal wire contact plug, wherein the metal wire connected to the first bit line is connected to an external power supply terminal, and the second bit line is connected to a ground terminal. It features.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1 은 본 발명의 제1실시예에 따른 반도체소자의 퓨즈 형성방법을 도시한 단면도이다.1 is a cross-sectional view illustrating a fuse forming method of a semiconductor device in accordance with a first embodiment of the present invention.

먼저, 반도체기판(21)의 퓨즈영역상에서 퓨즈가 접속될 부분에 n+ 확산영역(22)을 형성한 다음, 상기 반도체기판(21) 상부에 제1층간절연막(23)을 형성한다.First, an n + diffusion region 22 is formed on a portion of the semiconductor substrate 21 to which a fuse is to be connected, and then a first interlayer insulating layer 23 is formed on the semiconductor substrate 21.

그 다음, 상기 n+ 확산영역(22)에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택마스크를 식각마스크로 상기 제1층간절연막(23)을 식각하여 비트라인 콘택홀을 형성한다.Next, the first interlayer dielectric layer 23 is etched using a bit line contact mask that exposes a portion of the n + diffusion region 22, which is intended as a bit line contact, to form a bit line contact hole.

다음, 상기 구조의 전표면에 상기 비트라인 콘택홀을 매립하는 도전층을 형성한 다음, 전면식각 또는 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP라 함) 공정을 실시하여 비트라인 콘택플러그(24)를 형성한다.Next, a conductive layer for filling the bit line contact hole is formed on the entire surface of the structure, and then the entire surface etching or chemical mechanical polishing (hereinafter referred to as CMP) process is performed to form the bit line contact plug 24. To form.

그 다음, 상기 제1층간절연막(23) 상부에 비트라인용 도전층을 형성하고, 비트라인으로 예정되는 부분을 보호하는 비트라인 마스크를 식각마스크로 상기 제2도전층을 식각하여 외부로부터 전원이 인가될 제1비트라인(25a)과 상기 비트라인 콘택플러그(24)와 접속되는 제2비트라인(25b)을 형성한다.Next, a bit line conductive layer is formed on the first interlayer insulating layer 23, and the second conductive layer is etched using a bit line mask that protects a portion intended to be a bit line by using an etch mask. A first bit line 25a to be applied and a second bit line 25b connected to the bit line contact plug 24 are formed.

다음, 상기 구조 전표면에 제2층간절연막(26)을 형성하고, 상기 n+ 확산영역(22)에서 저장전극 콘택으로 예정되는 부분과 상기 제1비트라인(25a) 상에서 저장전극 콘택으로 예정되는 부분을 노출시키는 저장전극 콘택마스크를 식각마스크로 상기 제2층간절연막(26)을 식각하여 저장전극 콘택홀을 형성한다.Next, a second interlayer insulating layer 26 is formed on the entire surface of the structure, and the portion of the n + diffusion region 22, which is intended for the storage electrode contact, and the portion of the first bit line 25a, which is scheduled for the storage electrode contact. The second interlayer dielectric layer 26 is etched using a storage electrode contact mask that exposes the storage electrode contact mask to form an storage mask contact hole.

그리고, 상기 제2층간절연막(26) 상부에 상기 저장전극 콘택홀을 매립하는 도전층을 형성한 후, 전면식각 또는 CMP 공정을 실시하여 저장전극 콘택플러그(27)를 형성한다.After forming a conductive layer filling the storage electrode contact hole on the second interlayer insulating layer 26, the storage electrode contact plug 27 is formed by performing an entire surface etching or CMP process.

다음, 전체표면 상부에 제4도전층을 형성하고, 저장전극으로 예정되는 부분을 보호하는 저장전극 마스크를 식각마스크로 상기 제4도전층을 식각하여 상기 저장전극 콘택플러그(27)와 접속되는 저장전극(28)을 형성한다. 이때, 상기 저장전극(28)은 상기 제1비트라인(25a)과 n+ 확산영역(22)에 동시에 접속되어 있다. 여기서, 상기 n+ 확산영역(22)과 저장전극(28) 사이의 저장전극 콘택플러그(27)가 퓨즈역할을 한다.Next, a fourth conductive layer is formed on the entire surface, and the fourth electrode is etched using a storage electrode mask that protects a portion intended as the storage electrode, and the fourth conductive layer is etched to be connected to the storage contact plug 27. An electrode 28 is formed. In this case, the storage electrode 28 is simultaneously connected to the first bit line 25a and the n + diffusion region 22. Here, the storage electrode contact plug 27 between the n + diffusion region 22 and the storage electrode 28 serves as a fuse.

그 다음, 상기 저장전극(28) 상부에 유전체막(29) 및 상부전극(30)을 형성한다.Next, a dielectric film 29 and an upper electrode 30 are formed on the storage electrode 28.

그 후, 상기 구조 전표면에 제3층간절연막(도시안됨)을 형성한 다음, 금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택마스크를 이용한 식각공정으로 금속배선 콘택홀을 형성하고, 금속층을 형성하여 상기 제1비트라인(25a)과 제2비트라인(25b)과 접속되는 금속배선을 형성한다. 이때, 상기 제1비트라인(25a)은 외부 전압단 또는 소자 내부의 전원 발생기에 연결되고, 상기 제2비트라인(25b)은 접지단에 연결된다.Thereafter, a third interlayer insulating film (not shown) is formed on the entire surface of the structure, and then a metal wiring contact hole is formed by an etching process using a metal wiring contact mask that exposes a portion intended as a metal wiring contact, and the metal layer is formed. And a metal wiring connected to the first bit line 25a and the second bit line 25b. In this case, the first bit line 25a is connected to an external voltage terminal or a power generator inside the device, and the second bit line 25b is connected to a ground terminal.

상기와 같은 방법으로 형성된 퓨즈는 상기 제1비트라인(25a)으로 전압이 인가되면 상기 제1비트라인(25a)에 연결된 저장전극 콘택(27)을 통해 저장전극(28)으로 인가된 전압으로 인하여 상기 n+ 접합영역(22)과 접속된 저장전극 콘택플러그(27)의 ⓐ부분이 녹는다.The fuse formed in the above-described manner is applied to the storage electrode 28 through the storage electrode contact 27 connected to the first bit line 25a when the voltage is applied to the first bit line 25a. A part of the storage electrode contact plug 27 connected to the n + junction region 22 is melted.

또한, 상기 제2비트라인(25b)을 형성하는 대신 상기 n+접합영역(22)에 직접 접속되는 금속배선을 형성할 수도 있다.In addition, instead of forming the second bit line 25b, a metal wiring directly connected to the n + junction region 22 may be formed.

한편, 도 2는 본 발명의 제2실시예에 따른 반도체소자의 퓨즈형성방법을 도시한 단면도로서, 반도체기판(31)의 퓨즈영역상에서 퓨즈가 접속될 부분에 n+ 확산영역(32)을 형성한다.2 is a cross-sectional view illustrating a fuse forming method of a semiconductor device according to a second exemplary embodiment of the present invention, in which an n + diffusion region 32 is formed on a portion of a semiconductor substrate 31 to which a fuse is connected. .

다음, 상기 반도체기판(31) 상부에 층간절연막(34)을 형성한다.Next, an interlayer insulating film 34 is formed on the semiconductor substrate 31.

그 다음, 상기 n+ 확산영역(32)에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택마스크를 식각마스크로 상기 층간절연막(34)을 식각하여 비트라인 콘택홀을 형성한다.Next, the interlayer insulating layer 34 is etched using a bit line contact mask that exposes a portion intended for bit line contact in the n + diffusion region 32 to form a bit line contact hole.

다음, 상기 층간절연막(34) 상부에 상기 비트라인 콘택홀을 매립하는 도전층을 형성한 다음, 전면식각 또는 CMP 공정을 실시하여 비트라인 콘택플러그(33)를 형성한다.Next, a conductive layer for filling the bit line contact hole is formed on the interlayer insulating layer 34, and then a bit line contact plug 33 is formed by performing an entire surface etching or CMP process.

그 다음, 상기 층간절연막(34) 상부에 비트라인용 도전층을 형성하고, 비트라인으로 예정되는 부분을 보호하는 비트라인 마스크를 식각마스크로 상기 도전층을 식각한다. 상기 식각공정으로 외부 전압단 또는 소자 내부의 전원 발생기에 연결되는 제1비트라인(35a)과 접지단에 연결되는 제2비트라인(35b)이 형성된다. 그리고, 상기 제1비트라인(35a)과 n+ 접합영역(32) 사이에 형성되어 있는 비트라인 콘택플러그(33)가 퓨즈의 역할을 한다. 따라서, 상기 제1비트라인(35a)을 통하여 인가되면 상기 제1비트라인(35)과 n+ 접합영역(32) 간에 형성된 비트라인 콘택플러그(33)의 ⓑ 부분이 녹는다.Next, a bit line conductive layer is formed on the interlayer insulating layer 34, and the conductive layer is etched using an etching mask using a bit line mask that protects a portion intended to be a bit line. In the etching process, a first bit line 35a connected to an external voltage terminal or a power generator inside the device and a second bit line 35b connected to a ground terminal are formed. The bit line contact plug 33 formed between the first bit line 35a and the n + junction region 32 serves as a fuse. Therefore, when applied through the first bit line 35a, the ⓑ portion of the bit line contact plug 33 formed between the first bit line 35 and the n + junction region 32 melts.

그 후, 전체표면 상부에 평탄화막을 형성한 다음, 금속배선 콘택마스크를 이용한 식각공정으로 금속배선 콘택홀을 형성하고, 금속층을 형성한 후 금속배선 마스크를 이용한 식각공정으로 상기 제1, 제2비트라인(35a, 35b)과 접속되는 금속배선을 형성한다.Thereafter, a planarization layer is formed on the entire surface, and then a metal wiring contact hole is formed by an etching process using a metal wiring contact mask. Metal wiring connected with the lines 35a and 35b is formed.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 퓨즈 형성방법은, 반도체기판의 퓨즈영역상에 비트라인 콘택 또는 저장전극 콘택을 퓨즈로 사용하여 작은 전압을 인가하거나, 소자 내부의 전원발생기에 의한 전압을 사용하여 접합영역과 상기 비트라인 콘택 또는 저장전극 콘택의 경계면을 녹여 리페어 공정을 용이하게 하여 공정수율 및 신뢰성을 향상시키는 이점이 있다.As described above, in the method of forming a fuse of a semiconductor device according to the present invention, a small voltage is applied to a fuse area of a semiconductor substrate using a bit line contact or a storage electrode contact as a fuse, or a voltage generated by a power generator inside the device. By using to melt the interface between the junction region and the bit line contact or the storage electrode contact to facilitate the repair process has the advantage of improving the process yield and reliability.

Claims (6)

소정의 하부구조물이 형성되어 있는 반도체기판의 퓨즈영역에 접합영역을 형성하고, 전표면 상부에 비트라인 콘택홀이 구비된 제1층간절연막을 형성하는 공정과,Forming a junction region in the fuse region of the semiconductor substrate on which the predetermined substructure is formed, and forming a first interlayer dielectric film having bit line contact holes on the entire surface; 상기 비트라인 콘택홀을 통하여 상기 접합영역과 접속되는 비트라인 콘택플러그를 형성하는 공정과,Forming a bit line contact plug connected to the junction region through the bit line contact hole; 외부 전원단과 연결되는 제1비트라인과 상기 비트라인 콘택플러그와 접속되는 제2비트라인을 형성하는 공정과,Forming a first bit line connected to an external power supply terminal and a second bit line connected to the bit line contact plug; 상기 구조 전표면에 상기 제1비트라인 및 접합영역과 접속되는 저장전극 콘택플러그가 구비된 제2층간절연막을 형성하는 공정과,Forming a second interlayer insulating film having a storage electrode contact plug connected to the first bit line and the junction region on the entire surface of the structure; 상기 저장전극 콘택플러그와 접속되는 저장전극을 형성하는 공정과,Forming a storage electrode connected to the storage electrode contact plug; 상기 구조 전표면에 상기 제1비트라인과 제2비트라인과 접속되는 금속배선 콘택플러그가 구비된 제3층간절연막을 형성하는 공정과,Forming a third interlayer insulating film having a metal wiring contact plug connected to the first bit line and the second bit line on the entire surface of the structure; 상기 금속배선 콘택플러그와 접속되는 금속배선을 형성하되, 상기 제1비트라인과 접속되는 금속배선은 외부전원단과 접속되고, 상기 제2비트라인은 접지단에 접속되도록 하는 공정을 포함하는 반도체소자의 퓨즈 형성방법.And forming a metal wire connected to the metal wire contact plug, wherein the metal wire connected to the first bit line is connected to an external power supply terminal, and the second bit line is connected to a ground terminal. How to form a fuse. 제 1 항에 있어서,The method of claim 1, 상기 접합영역은 n+ 불순물을 이온주입하여 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.And the junction region is formed by ion implantation of n + impurities. 제 1 항에 있어서,The method of claim 1, 상기 제1비트라인은 소자 내부의 전원발생기에 접속되는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.And the first bit line is connected to a power generator inside the device. 제 1 항에 있어서,The method of claim 1, 상기 접합영역에 직접 금속배선 콘택을 형성하여 접지단에 연결하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.And forming a metal wiring contact directly at the junction region and connecting the same to a ground terminal. 제 1 항에 있어서,The method of claim 1, 상기 접합영역과 저장전극 간의 저장전극 콘택플러그가 퓨즈역할을 하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.And a storage electrode contact plug between the junction region and the storage electrode serves as a fuse. 소정의 하부구조물이 형성되어 있는 반도체기판의 퓨즈영역에 접합영역을 형성하고, 전표면 상부에 비트라인 콘택홀이 구비된 제1층간절연막을 형성하는 공정과,Forming a junction region in the fuse region of the semiconductor substrate on which the predetermined substructure is formed, and forming a first interlayer dielectric film having bit line contact holes on the entire surface; 상기 비트라인 콘택홀을 통하여 상기 접합영역과 접속되는 비트라인 콘택플러그를 형성하는 공정과,Forming a bit line contact plug connected to the junction region through the bit line contact hole; 상기 비트라인 콘택플러그와 접속되되 외부전원단에 연결되는 제1비트라인과접지단에 연결되는 제2비트라인을 형성하는 공정과,Forming a first bit line connected to the bit line contact plug and connected to an external power supply terminal and a second bit line connected to an earth terminal; 상기 구조 전표면에 상기 제1비트라인과 제2비트라인과 접속되는 금속배선 콘택플러그가 구비된 제2층간절연막을 형성하는 공정과,Forming a second interlayer insulating film having a metal wiring contact plug connected to the first bit line and the second bit line on the entire surface of the structure; 상기 금속배선 콘택플러그와 접속되는 금속배선을 형성하되, 상기 제1비트라인과 접속되는 금속배선은 외부전원단과 접속되고, 상기 제2비트라인은 접지단에 접속되도록 하는 공정을 포함하는 반도체소자의 퓨즈 형성방법.And forming a metal wire connected to the metal wire contact plug, wherein the metal wire connected to the first bit line is connected to an external power supply terminal, and the second bit line is connected to a ground terminal. How to form a fuse.
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* Cited by examiner, † Cited by third party
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310713A (en) * 1993-04-22 1994-11-04 Toshiba Corp Semiconductor device and fabrication thereof
JPH08321549A (en) * 1995-05-24 1996-12-03 Matsushita Electron Corp Semiconductor device
KR980006535A (en) * 1996-06-24 1998-03-30 김주용 Method for forming storage electrode of semiconductor device
US5741731A (en) * 1994-12-19 1998-04-21 Yamaha Corporation Semiconductor device wired with fuse

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310713A (en) * 1993-04-22 1994-11-04 Toshiba Corp Semiconductor device and fabrication thereof
US5741731A (en) * 1994-12-19 1998-04-21 Yamaha Corporation Semiconductor device wired with fuse
JPH08321549A (en) * 1995-05-24 1996-12-03 Matsushita Electron Corp Semiconductor device
KR980006535A (en) * 1996-06-24 1998-03-30 김주용 Method for forming storage electrode of semiconductor device

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