KR20020005388A - 반도체 장치의 제조 방법, 및 반도체 장치 - Google Patents

반도체 장치의 제조 방법, 및 반도체 장치 Download PDF

Info

Publication number
KR20020005388A
KR20020005388A KR1020010012468A KR20010012468A KR20020005388A KR 20020005388 A KR20020005388 A KR 20020005388A KR 1020010012468 A KR1020010012468 A KR 1020010012468A KR 20010012468 A KR20010012468 A KR 20010012468A KR 20020005388 A KR20020005388 A KR 20020005388A
Authority
KR
South Korea
Prior art keywords
cleaning
semiconductor device
washing
insulating film
manufacturing
Prior art date
Application number
KR1020010012468A
Other languages
English (en)
Inventor
요꼬이나오끼
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR20020005388A publication Critical patent/KR20020005388A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02071—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a delineation, e.g. RIE, of conductive layers
    • C—CHEMISTRY; METALLURGY
    • C11—ANIMAL OR VEGETABLE OILS, FATS, FATTY SUBSTANCES OR WAXES; FATTY ACIDS THEREFROM; DETERGENTS; CANDLES
    • C11D—DETERGENT COMPOSITIONS; USE OF SINGLE SUBSTANCES AS DETERGENTS; SOAP OR SOAP-MAKING; RESIN SOAPS; RECOVERY OF GLYCEROL
    • C11D7/00—Compositions of detergents based essentially on non-surface-active compounds
    • C11D7/02—Inorganic compounds
    • C11D7/04—Water-soluble compounds
    • C11D7/06—Hydroxides
    • C—CHEMISTRY; METALLURGY
    • C11—ANIMAL OR VEGETABLE OILS, FATS, FATTY SUBSTANCES OR WAXES; FATTY ACIDS THEREFROM; DETERGENTS; CANDLES
    • C11D—DETERGENT COMPOSITIONS; USE OF SINGLE SUBSTANCES AS DETERGENTS; SOAP OR SOAP-MAKING; RESIN SOAPS; RECOVERY OF GLYCEROL
    • C11D7/00—Compositions of detergents based essentially on non-surface-active compounds
    • C11D7/22—Organic compounds
    • C11D7/34—Organic compounds containing sulfur
    • C—CHEMISTRY; METALLURGY
    • C11—ANIMAL OR VEGETABLE OILS, FATS, FATTY SUBSTANCES OR WAXES; FATTY ACIDS THEREFROM; DETERGENTS; CANDLES
    • C11D—DETERGENT COMPOSITIONS; USE OF SINGLE SUBSTANCES AS DETERGENTS; SOAP OR SOAP-MAKING; RESIN SOAPS; RECOVERY OF GLYCEROL
    • C11D7/00—Compositions of detergents based essentially on non-surface-active compounds
    • C11D7/50—Solvents
    • C11D7/5004—Organic solvents
    • C11D7/5022—Organic solvents containing oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • C—CHEMISTRY; METALLURGY
    • C11—ANIMAL OR VEGETABLE OILS, FATS, FATTY SUBSTANCES OR WAXES; FATTY ACIDS THEREFROM; DETERGENTS; CANDLES
    • C11D—DETERGENT COMPOSITIONS; USE OF SINGLE SUBSTANCES AS DETERGENTS; SOAP OR SOAP-MAKING; RESIN SOAPS; RECOVERY OF GLYCEROL
    • C11D2111/00—Cleaning compositions characterised by the objects to be cleaned; Cleaning compositions characterised by non-standard cleaning or washing processes
    • C11D2111/10—Objects to be cleaned
    • C11D2111/14—Hard surfaces
    • C11D2111/22—Electronic devices, e.g. PCBs or semiconductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Oil, Petroleum & Natural Gas (AREA)
  • Wood Science & Technology (AREA)
  • Organic Chemistry (AREA)
  • Emergency Medicine (AREA)
  • Health & Medical Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cleaning By Liquid Or Steam (AREA)
  • Detergent Compositions (AREA)
  • Weting (AREA)

Abstract

텅스텐과 실리콘이 동시에 노출되는 반도체 기판의 세정 공정에서 높은 세정 성능과, 높은 실리콘 부식 방지 효과를 동시에 얻는다. 또한, 그와 함께 높은 텅스텐 부식 방지 효과를 얻는다.
텅스텐계 부재로서의 텅스텐막(31)과, 실리콘계 부재로서의 폴리실리콘막(11)이 동시에 노출된 반도체 기판(1)의 세정 공정에서 수산화물과, 실리콘 부식 방지제와, 유기 화합물과, 텅스텐 부식 방지제로서의 수용성 유기 용매를 포함하는 세정액을 이용한다.

Description

반도체 장치의 제조 방법, 및 반도체 장치{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE MANUFACTURED THEREBY}
본 발명은 반도체 장치의 제조 방법, 및 반도체 장치에 관한 것으로, 특히 반도체 기판의 세정에 관한 것이다.
일반적으로, 반도체 기판 표면에의 파티클의 흡착·이탈에 대해서는 정전기 현상으로 설명된다. 즉, 반도체 기판 표면과 파티클 표면이 동극성으로 대전하면, 정전 반발력에 의해 반도체 기판 표면으로부터 파티클이 이탈한다. 또한, 알칼리성의 세정액 속에서는 반도체 기판 표면과 파티클 표면이 동극성에 대전한다.
따라서, 반도체 장치의 제조 과정에서 반도체 기판의 세정 공정에서는 예를 들면 수산화암모늄 수용액이나 과산화수소 혼합액(이하, APM이라고 칭함) 등의 알칼리성 세정액이 널리 이용되고 있다.
그러나, 배선 재료에 이용되는 텅스텐은 과산화수소와 같은 산화제와 격렬하게 반응하여 용해하는 성질을 갖기 때문에 텅스텐이 표면에 노출된 반도체 기판은 APM에 의해 세정할 수 없었다.
그래서, 텅스텐 및 그 합금 등(이하, 텅스텐계 부재라고 칭하는 경우가 있음)이 노출된 반도체 기판의 세정 공정에서는 수산화물의 수용액을 세정액으로서 이용하고 있다.
여기서, 수산화물로는 수산화암모늄, 수산화나트륨, 수산화칼륨, 수산화테트라메틸암모늄(이하, TMAH라고 칭함)을 예로 들 수 있지만, 반도체 기판에의 메탈콘터미네이션(금속 오염)을 고려하면, 금속 원자를 포함하지 않은 수산화암모늄 혹은 TMAH가 반도체 기판의 세정액으로서 바람직하다.
또한, 상기 수산화암모늄의 수용액(암모니아수)은 실리콘을 용해하는 성질을 갖는다. 이 때문에, 폴리실리콘, 비정질 실리콘, 실리콘 산화막, 또는 실리콘 기판 등의 실리콘계 부재가 표면에 노출된 반도체 기판은 암모니아수에 의해 세정할 수 없다.
즉, 텅스텐계 부재와 실리콘계 부재가 동시에 노출되는 반도체 기판을 세정할 때에, 알칼리성의 세정액을 사용할 수 없었다.
그 대책으로서, 예를 들면 암모니아수 등의 수산화물의 수용액에 하기 일반화학식 1 또는 2로 표시되는 화합물을 실리콘 부식 방지제로서 첨가한 세정액이 개발되었다.
(상기 화학식 중 EO는 옥시에틸렌기, PO는 옥시프로필렌기, R은 알콜 또는 아민의 수산기의 수소 원자를 제외한 잔기, 또는 아미노산의 수소 원자를 제외한 잔기를 나타냄. x, y는 x/(x+y)=0.05∼0.4를 만족하는 정수, z, m은 플러스의 정수를 나타냄. )
이어서, 상기 세정액을 이용한 종래의 반도체의 제조 방법에 대해 설명한다.
도 1은, 종래에서의 제1 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 또한, 도 1은 MOS 트랜지스터의 게이트 전극의 형성 방법을 나타내는 도면이다.
우선, 도 1의 (a)에 도시된 바와 같이 반도체 기판(1)에 게이트 절연막(2), 폴리실리콘막(11), 배리어 메탈(21), 및 텅스텐막(31)을 적층하여 형성한다.
그리고, 도 1의 (b)에 도시된 바와 같이 텅스텐막(31) 상에 레지스트 패턴(51)을 형성하고, 이 레지스트 패턴(51)을 마스크로 하여 드라이 에칭 처리에 의해 배선 패턴(게이트 전극 : 41)을 형성한다.
이어서, 도 1의 (c)에 도시된 바와 같이 레지스트 패턴(51)을 플라즈마 애싱처리(재화 처리)에 의해 제거하면, 레지스트 잔사(61)가 게이트 전극(41)의 상부나 측면에 형성된다.
그 후, 세정 공정에서 상술된 세정액을 이용하여 반도체 기판을 세정함으로써, 상기 레지스트 잔사(61)를 제거하여 반도체 장치를 제조하였다.
도 2는 종래에서의 제2 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 또한, 도 2는 MOS 트랜지스터의 소스 전극, 및 드레인 전극의 형성 방법을 나타내는 도면이다.
우선, 도 1과 동일한 방법에 따라 도 2의 (a)에 도시된 바와 같이 반도체 기판(1) 상에 형성된 절연막(2) 위에 배선 패턴(게이트 전극: 41)을 형성한다. 그리고, 게이트 전극(41) 상에 레지스트 패턴(52)을 형성한다.
이어서, 이 레지스트 패턴(52)을 마스크로 하여, 반도체 기판(1) 내에 이온 주입(도면 중, 화살표로 나타냄)을 행한다. 이에 따라, MOS 트랜지스터의 소스 전극 또는 드레인 전극이 형성된다.
계속해서, 레지스트 패턴(52)을 플라즈마 애싱 처리에 의해 제거하면, 도 2의 (b)에 도시된 바와 같이 레지스트 잔사(62)가 반도체 기판(1) 상의 절연막(2) 위에 형성된다.
그리고, 세정 공정에서 상술된 세정액을 이용하여 반도체 기판(1)을 세정함으로써, 상기 레지스트 잔사(62)를 제거하여 반도체 장치를 제조하였다.
또한, 도 2의 (c)에 도시된 바와 같이 게이트 전극(41)의 양측면에 측벽(71)을 형성한 후에 반도체 기판(1) 내에 이온 주입을 행하는 경우가 있다. 이 경우도, 측벽(71)에 형성되는 핀홀 등에 의해 부분적으로 실리콘계 부재나 텅스텐계 부재가 노출될 가능성이 있다. 따라서, 상술된 세정액을 이용하여 반도체 기판(1)을 세정함으로써, 레지스트 잔사(63)를 제거하였다.
그러나, 종래의 반도체 장치의 제조 방법으로는 세정 공정에서 이용되는 상기 세정액에 포함되는 수산화물의 농도가 높은 경우에는, 상기 세정액에 실리콘 부식 방지제를 고농도로 첨가할 수 없었다. 이것은, 수산화물과, 실리콘 부식 방지제를 세정액에 함께 고농도로 첨가하면, 세정액의 세정 성능이 저하하기 때문이다.
즉, 실리콘계 부재와 텅스텐계 부재가 동시에 노출되는 반도체 기판의 세정 공정에서 상기 세정액으로는 높은 세정 능력과, 높은 실리콘 부식 방지 효과를 동시에 얻을 수 없었다.
그런데, 반도체 기판(1) 상의 파티클을 제거하기 위해 상기 세정 공정을 복수회 행하는 경우가 있다.
또한, 반도체 기판(1) 상에 다른 전기 특성을 갖는 복수 종류의 트랜지스터를 형성하는 경우에는, 도 2에 도시된 공정(레지스트 패턴 형성, 이온 주입, 레지스트 패턴 제거, 세정)을 복수회 행할 필요가 있다.
여기서, 상기 세정액에 포함되는 수산화물은 텅스텐을 약간이나마 용출시키는 성질을 갖는다.
이 때문에, 상술된 바와 같이 반도체 기판(1)의 세정 공정을 복수회 행하는 경우에는 텅스텐막(31)의 용출량이 허용 범위를 넘어, 배선 패턴(41)의 형상 이상,및 그것에 기인하여 트랜지스터의 전기 특성의 열화가 발생할 가능성이 있었다.
본 발명은 상기 종래의 과제를 해결하기 위해 이루어진 것으로, 텅스텐과 실리콘이 동시에 노출되는 반도체 기판의 세정 공정에서 높은 세정 성능과, 높은 실리콘 부식 방지 효과를 동시에 얻는 것을 목적으로 한다. 또한, 그것과 동시에 높은 텅스텐 부식 방지 효과를 얻는 것도 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 제1 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 2는 본 발명의 실시예 1에 따른 제2 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 3은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 4는 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 5는 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 6은 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 절연막(게이트 절연막)
11 : 폴리실리콘막
21∼23 : 배리어 메탈(질화 텅스텐)
31∼33 : 텅스텐막
41 : 배선 패턴(게이트 전극)
42 : 배선 패턴(텅스텐 플러그)
43 : 배선 패턴(텅스텐 배선)
51∼56 : 레지스트 패턴
61, 62 : 레지스트 잔사
71 : 측벽
81∼85 : 절연막(층간 절연막)
91∼94 : 접속 홀
본 발명에 따른 반도체 장치의 제조 방법은,
수산화물과,
수용성 유기 용매와,
하기 일반 화학식 1 또는 2로 표시되는 화합물
을 포함하는 세정액을 이용하는 반도체 기판의 세정 공정을 갖는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 세정 공정에서 이용되는 세정액이 적어도 하나의 메르캅탄기를 갖는 유기 화합물, 적어도 2개의 수산기를 갖는 유기 화합물, 수산기 및 카르복실기를 적어도 1개씩 갖는 유기 화합물 중, 적어도 1개의 유기 화합물을 더 포함하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은
수산화물과,
적어도 1개의 메르캅탄기를 갖는 유기 화합물, 적어도 2개의 수산기를 갖는 유기 화합물, 수산기 및 카르복실기를 적어도 하나씩 갖는 유기 화합물 중, 적어도하나의 유기 화합물
을 포함하는 세정액을 이용하는 반도체 기판의 세정 공정을 갖는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 세정 공정에 이용되는 세정액이 하기 일반 화학식 1 또는 2로 표시되는 화합물을 더 포함하는 것을 특징으로 하는 것이다.
<화학식 1>
<화학식 2>
(상기 화학식 중 EO는 옥시에틸렌기, PO는 옥시프로필렌기, R은 알콜 또는 아민의 수산기의 수소 원자를 제외한 잔기, 또는 아미노산의 수소 원자를 제외한 잔기를 나타냄. x, y는 x/(x+y)= 0.05∼0.4를 만족하는 정수, z, m은 플러스의 정수를 나타냄.)
본 발명에 따른 반도체 장치의 제조 방법은, 상기 세정 공정에서 이용되는 세정액이 수용성 유기 용매를 더 포함하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 반도체 기판 상에 텅스텐계 부재와, 실리콘계 부재가 동시에 노출된 상태에서 상기 세정 공정을 행하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은,
상기 반도체 기판 상에 절연막, 폴리실리콘막, 배리어 메탈, 및 텅스텐막을 적층하여 형성하는 공정과,
상기 텅스텐막 상에 제1 레지스트 패턴을 형성하는 공정과,
상기 제1 레지스트 패턴을 마스크로 하여, 상기 폴리실리콘막, 배리어 메탈, 및 텅스텐막을 드라이 에칭 처리함으로써 배선 패턴을 형성하는 공정과,
상기 레지스트 패턴을 제거하는 공정을 더 포함하고,
이상의 공정을 거친 후에 상기 세정 공정을 행하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은,
상기 배선 패턴, 및 상기 배선 패턴 주변의 상기 절연막 상에 제2 레지스트 패턴을 형성하는 공정과,
상기 제2 레지스트 패턴을 마스크로 하여, 상기 반도체 기판에 이온 주입을 행하는 공정과,
상기 레지스트 패턴을 제거하는 공정을 더 포함하고,
이상의 공정을 거친 후에 상기 세정 공정을 행하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은,
상기 반도체 기판 상에 제1 절연막을 형성하는 공정과,
상기 제1 절연막 상에 폴리실리콘막, 배리어 메탈, 및 텅스텐막을 적층한 배선 패턴을 형성하는 공정과,
상기 배선 패턴 상에 제2 절연막을 형성한 후, 상기 제2 절연막 상에 제1 레지스트 패턴을 형성하는 공정과,
상기 제1 레지스트 패턴을 마스크로 하여, 드라이 에칭 처리에 의해 상기 제2 절연막 표면으로부터 상기 배선 패턴까지의 접속 홀을 형성하는 공정과,
상기 레지스트 패턴을 제거하는 공정을 더 포함하고,
이상의 공정을 거친 후에 상기 세정 공정을 행하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은,
상기 반도체 기판 상에 형성된 절연막의 표면, 및 상기 절연막에 형성된 접속 홀의 내면에 배리어 메탈을 형성하는 공정과,
상기 접속 홀에 텅스텐막을 피착시키는 공정과,
상기 텅스텐막의 불필요한 부분을 CMP에 의해 제거하는 제1 CMP 공정과,
상기 배리어 메탈을 CMP에 의해 제거하는 제2 CMP 공정을 더 포함하고,
이상의 공정을 거친 후에 상기 세정 공정을 행하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은,
상기 반도체 기판 상에 형성된 절연막의 표면, 및 상기 절연막에 형성된 접속 홀의 내면에 배리어 메탈을 형성하는 공정과,
상기 접속 홀에 텅스텐막을 피착시키는 공정과,
상기 텅스텐막의 불필요한 부분을 CMP에 의해 제거하는 제1 CMP 공정과,
상기 배리어 메탈을 CMP에 의해 제거하는 제2 CMP 공정을 더 포함하고,
상기 제1 CMP 공정과, 상기 제2 CMP 공정사이에 상기 세정 공정을 행하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은,
상기 반도체 기판 상에 층간 절연막을 형성하는 공정과,
상기 층간 절연막 상에 배리어 메탈, 및 텅스텐막을 적층하여 형성하는 공정과,
상기 텅스텐막 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여 상기 배리어 메탈 및 텅스텐막을 드라이 에칭 처리함으로써 배선 패턴을 형성하는 공정과,
상기 레지스트 패턴을 제거하는 공정을 더 포함하고,
이상의 공정을 거친 후에 상기 세정 공정을 행하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 반도체 기판 상에 적어도 2 종류의 실리콘계 부재가 노출된 상태에서 상기 세정 공정을 행하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은,
상기 반도체 기판 상에 제1 절연막을 형성하는 공정과,
상기 제1 절연막 상에 폴리실리콘막, 배리어 메탈, 및 텅스텐막을 적층한 배선 패턴을 형성하는 공정과,
상기 배선 패턴 및 상기 제1 절연막 상에 제2 절연막을 형성한 후, 상기 제2 절연막 상에 레지스트 패턴을 형성하는 공정과,
상기 레지스트 패턴을 마스크로 하여, 상기 제2 절연막 표면으로부터 상기 배선 패턴까지의 제1 접속 홀과, 상기 제2 절연막 표면으로부터 상기 제1 절연막까지의 제2 접속 홀을 형성하는 공정과,
상기 레지스트 패턴을 제거하는 공정을 더 포함하고,
이상의 공정을 거친 후에, 상기 세정 공정을 행하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은,
상기 반도체 기판 상에 제1 절연막을 형성하는 공정과,
상기 제1 절연막 상에 폴리실리콘막, 배리어 메탈, 및 텅스텐막을 적층한 배선 패턴을 형성하는 공정과,
상기 배선 패턴 및 상기 제1 절연막 상에 제2 절연막을 형성한 후, 상기 제2 절연막 상에 제3 절연막을 형성하는 공정과,
상기 제3 절연막 상에 레지스트 패턴을 형성하는 공정과,
상기 레지스트 패턴을 마스크로 하여, 상기 제3 절연막 표면으로부터 상기 배선 패턴까지의 접속 홀을 형성하는 공정과,
상기 레지스트 패턴을 제거하는 공정을 더 포함하고,
이상의 공정을 거친 후에 상기 세정 공정을 행하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 세정액에 포함되는 수산화물이 수산화암모늄, 수산화테트라메틸암모늄, 수산화나트륨, 수산화칼륨 중 적어도 하나인 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법에은, 상기 세정액에 포함되는 수산화물의 농도가 0.01∼31 중량 %인 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 세정액에 포함되는 수용성 유기 용매가 알콜류, 케톤류, 에스테르류, 페놀류 중, 적어도 1개인 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 세정액에 포함되어 일반 화학식 1 또는 2로 표시되는 화합물의 옥시프로필렌기의 평균 분자량이 500∼5000인 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 세정액에 포함되는 수산화물과 일반 화학식 1 또는 2로 표시되는 실리콘 부식 방지제와의 중량비가 1 : (0.3×10-4∼1)인 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 세정액에 포함되는 수용성 유기 용매의 농도가 0.01∼50 중량%인 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 세정액에 포함되는 유기 화합물의 농도가 0.0001∼5중량%인 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 세정액은 pH 치가 8 이상인 알칼리성의 수용액인 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 세정액의 온도가 20∼80℃인 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 세정 공정이 배치식 또한 침지식의 세정 장치, 배치식 또는 스프레이식의 세정 장치, 매엽식의 세정 장치 중 어느 하나로 실행되는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 배치식 또한 침지식의 세정 장치, 및 상기 매엽식의 세정 장치가 반도체 기판을 초음파 세정하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 각 세정 장치는 상기 세정액에 포함되는 복수의 성분 중 적어도 1 종류의 성분을 상기 세정액에 축차 보충하는 것을 특징으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 각 세정 장치는 세정 공정의 종료마다 상기 세정액을 폐기하는 것을 특징으로 하는 것이다.
청구항3의 발명에 따른 반도체 장치는 본 발명에 따른 반도체 장치의 제조 방법에 따라 제조되는 것을 특징으로 하는 것이다.
<발명의 실시예>
이하, 도면을 참조하여 본 발명의 실시예에 대해 설명한다. 도면 중, 동일 또는 상당하는 부분에는 동일한 부호를 붙여 그 설명을 간략화 내지 생략하는 것이 있다.
실시예1.
도 1 및 도 2는 본 발명의 실시예1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 또한, 도 1은 MOS 트랜지스터의 게이트 전극의 형성 방법을 나타내는 도면이고, 도 2는 MOS 트랜지스터의 소스 전극 및 드레인 전극의 형성 방법을 나타내는 도면이다.
우선, 도 1을 참조하여 본 실시예에 따른 제1 반도체 장치의 제조 방법에 대해 설명한다.
우선, 도 1의 (a)에 도시된 바와 같이 반도체 기판(1) 상에 절연막(2)으로의 게이트 절연막, 폴리실리콘막(11), 예를 들면 질화 텅스텐막으로 이루어지는 배리어 메탈(21), 및 텅스텐막(31)을 열 산화 처리, CVD법 또는 PVD법 등에 따라 적층하여 형성한다.
이어서, 도 1의 (b)에 도시된 바와 같이 텅스텐막(31) 상에 레지스트 패턴(51)을 형성한 후, 이 레지스트 패턴(51)을 마스크로 하여, 드라이 에칭 처리에 의해 배선 패턴(41)으로서의 게이트 전극을 형성한다.
그리고, 상기 레지스트 패턴(51)을 플라즈마 애싱 처리하면, 도 1의 (c)에 도시된 바와 같이 배선 패턴(41) 상에 레지스트 잔사(61)가 형성된다. 또한, 레지스트 잔사(61)는 배선 패턴(41)의 측부에도 형성된다(도시 생략).
마지막으로, 수산화물과, 수용성 유기 용매와, 하기 일반식(I) 또는 (II)로 표시되는 화합물(이하, 모든 실시예에서 실리콘 부식 방지제라고 칭함)을 포함하는 세정액(상세한 내용은 후술)을 이용하여 반도체 기판(1)을 세정하는 세정 공정을행하고, 상기 레지스트 잔사(61) 또는 파티클(도시 생략)을 제거한다.
<화학식 1>
<화학식 2>
이어서, 도 2를 참조하여 본 실시예에 따른 제2 반도체 장치의 제조 방법에 대해 설명한다.
우선, 도 1과 동일한 방법에 따라 도 2의 (a)에 도시된 바와 같이 반도체 기판(1)에 형성된 절연막(2) 상에 배선 패턴(41)으로서의 게이트 전극을 형성한다.
그리고, 상기 배선 패턴(41) 상, 및 이 배선 패턴(41) 주변의 절연막(2) 상에 레지스트 패턴(52)을 형성한다.
이어서, 레지스트 패턴(52)을 마스크로 하여, 반도체 기판(1) 내에 이온 주입을 행하고, MOS 트랜지스터의 소스 전극 및 드레인 전극을 형성한다.
그리고, 레지스트 패턴(52)을 플라즈마 애싱 처리하면, 도 2의 (b)에 도시된 바와 같이 절연막(2) 상에 레지스트 잔사(62)가 형성된다.
마지막으로, 도 1과 같이 수산화물과, 수용성 유기 용매와, 실리콘 부식 방지제를 포함하는 세정액(상세한 내용은 후술)을 이용하여 반도체 기판(1)을 세정하는 세정 공정을 행하고, 상기 레지스트 잔사(62) 또는 파티클(도시 생략)을 제거한다.
이어서, 상술된 반도체 장치의 제조 방법에서의 세정 공정에서 이용되는 세정액에 대해 상세히 설명한다.
상기 세정액에 포함되는 수산화물은 수산화암모늄, TMAH(수산화테트라메틸암모늄), 수산화나트륨, 수산화칼륨 중 적어도 1개이다.
여기서, 반도체 기판(1)에의 금속 오염을 고려하면, 상기 세정액에 포함되는 수산화물로서 수산화암모늄 또는 TMAH가 바람직하다. 또한, 수산화물에 따른 텅스텐계 부재의 부식성을 고려하면, 수산화암모늄이 보다 바람직하다.
상술된 일반 화학식 1 또는 2로 표시되는 화합물(실리콘 부식 방지제)에서 E0는 「-CH2-CH2-0-」로 표시되는 옥시에틸렌기이다. 또한, P0은 「-CH(CH3)-CH2-0-」 혹은 「-CH2-CH(CH3)-0-」로 표시되는 옥시프로필렌기이다. 여기서, 옥시프로필렌기((PO)y로 표시됨)의 평균 분자량은 500∼5000이다.
또한, R은 알콜 또는 아민의 수산기의 수소 원자를 제외한 잔기, 또는 아미노산의 수소 원자를 제외한 잔기를 나타낸다. 여기서, R을 구성하는 알콜 또는 아민의 구체예로는 2-에틸헥실 알콜, 라우릴 알콜, 세틸알콜, 올레일알콜, 트리데실 알콜, 소지 알콜, 야자유 알콜, 에틸렌 글리콜, 프로필렌글리콜, 1,3-프로판디올, 1,2-부탄디올, 2,3-부탄디올, 1,4-부탄디올, 2-메틸-1,3-프로판디올, 글리세린, 트리메틸올에탄, 트리 메틸올프로판, 펜타에리트리톨, 솔루비톨, 에리렌지아민, 프로필렌시 아민 등을 예로 들 수 있다.
또한, x, y는 x/(x+y)=0.05∼0.4를 만족하는 정수, z, m은 플러스의 정수를 나타낸다.
또한, 상기 세정액에 포함되는 수용성 유기 용매는 알콜류, 케톤류, 에스테르류, 페놀류 중 적어도 1개이다.
여기서, 알콜류의 구체예로는 메탄올, 에탄올, 1-프로파놀, 2-프로파놀, 1-부탄올, 2-부탄올, 이소부틸 알콜, tert-부틸 알콜, 에틸렌 글리콜을 예로 들 수 있다. 또한, 케톤류의 구체예로는 아세톤, 메틸에틸케톤, 2-펜타난, 3-펜타난을 예로 들 수 있다.
또한, 에스테르류의 구체예로는 포름산메틸, 포름산에틸, 포름산프로필, 아세트산메틸, 아세트산에틸, 인산트리에틸을 예로 들 수 있다. 또한, 페놀류의 구체예로는 페놀, o-크레졸, p-크레졸, m-크레졸을 예로 들 수 있다.
또한, 상기 세정액의 구체적인 조성에 대해서이지만, 상기 세정액에 포함되는 수산화물의 농도는 0.3 중량%, 실리콘 부식 방지제의 농도는 5∼50ppm, 수용성 유기 용매의 농도는 10∼40 중량%, 유기 화합물(후술)의 농도는 5∼2000ppm이다.
또한, 수산화물과, 실리콘 부식 방지제를 그 중량비가 1 : (0.3×10-4∼1)이 되도록 상기 세정액에 혼합하였다.
또한, 상기 수산화물의 농도를 0.01∼31 중량%으로 변화시켜 상기 세정액이 우수한 세정 성능을 확인하였다. 또한, 상기 수용성 유기 용매의 농도를 0.01∼50 중량%로 변화시켜, 상기 세정액이 우수한 세정 성능을 확인하였다. 또한, 상기 유기 화합물의 농도를 0.0001∼5 중량%로 변화시켜, 상기 세정액이 우수한 세정 성능을 확인하였다.
또한, 상기 세정액은 그 pH 치가 8 이상인 알칼리성의 수용액이고, 세정액의액온은 40∼50℃(후술)이다.
이어서, 상기 세정 공정을 행하는 세정 장치에 대해 설명한다.
상기 세정 공정은 배치식 또한 침지식의 세정 장치, 배치식 또한 스프레이식의 세정 장치, 매엽식의 세정 장치 중 어느 하나의 세정 장치에 있어서 실행된다.
또한, 상기 배치식 또한 침지식의 세정 장치, 또는 매엽식의 세정 장치에 있어서, 초음파 세정에 의해 반도체 기판을 세정함으로써, 세정 성능이 향상하였다. 여기서, 매엽식의 세정 장치에서는 세정액을 반도체 기판에 분사하기 위한 분사 노즐에 진동체가 설치되어 있다. 그리고, 이 진동체로부터 발생한 초음파가 세정액을 통해 반도체 기판으로 전해지는 구조로 되어 있다.
또한, 상기 각 세정 장치에서 세정액의 온도를 20∼80℃에서 변화시켜, 그 우수한 세정 성능을 확인하였다. 또한, 세정액의 최적 온도는 40∼50℃이었다.
또한, 세정 장치로 사용되는 세정액은 사용함과 함께 조성이 변화한다. 이 때문에, 배치식 또한 침지식의 세정 장치에서는 세정액의 조성을 일정하게 유지하기위해 세정액에 포함되는 복수의 성분 중 적어도 1 종류의 성분을 처리조에 축차 보충한다. 또한, 배치식 또한 스프레이식의 세정 장치, 및 매엽식의 세정 장치에서는 상기 적어도 1 종류의 성분을 세정액을 순환·재이용하기 위한 저장 탱크에 축차 보충한다.
이것과는 대조적으로, 세정 공정이 종료할 때마다 사용한 세정액을 폐기해도 좋다. 이에 따라, 직전에 세정한 반도체 기판의 오물이 세정 중의 반도체 기판에 부착하지 않는다. 또한, 세정액 중인 각 성분의 농도를 일정하게 유지할 수 있다.또한, 이 경우의 세정 비용은 상기 필요 성분을 축차 보충하는 타입과 동등하다. 이것은 상기 세정액의 농도를 낮추기 때문이다.
또한, 상기 세정액, 및 세정 장치에 대한 내용은 후술된 것 외의 실시예에도 적용한다.
이상 설명한 본 실시예1에 따른 반도체 장치의 제조 방법은 드라이 에칭 처리에 의해 배선 패턴(41)을 형성한 후, 또는 배선 패턴(41) 형성 후에 반도체 기판(1) 내에 이온 주입한 후의 세정 공정에서 수산화물과, 수용성 유기 용매와, 실리콘 부식 방지제를 포함하는 세정액을 이용하였다.
이 제조 방법에 따르면, 실리콘 부식 방지제가 고농도로 첨가된 경우라도 세정액에 첨가된 수용성 유기 용매에 의해, 세정액 내의 수산화물 농도를 높일 수 있다.
따라서, 세정 공정에서 높은 세정 성능과, 높은 실리콘 부식 방지 효과를 동시에 얻을 수 있다. 여기서, 세정 성능은 레지스트 잔사 또는 파티클의 제거성 등을 의미한다(이하, 동일함).
또한, 상기 세정액에 텅스텐 부식 방지재로서의 유기 화합물을 더 첨가함으로써 세정 공정에서 텅스텐막(31)의 부식을 방지할 수 있다.
여기서, 유기 화합물은 적어도 1개의 메르캅탄기를 갖는 유기 화합물, 적어도 2개의 수산기를 갖는 유기 화합물, 수산기 및 카르복실기를 적어도 1개씩 갖는 유기 화합물 중 적어도 1개이다.
따라서, 상기 세정 공정에서 실리콘계 부재로서의 폴리실리콘막(11)과, 텅스텐계 부재로서의 텅스텐막(31)의 부식을 동시에 방지할 수 있다.
이에 따라, 상기 세정 공정에서 배선 패턴(게이트 전극 :41)의 치수 변동을 저감시킬 수 있다. 그리고, 트랜지스터의 전기 특성의 저하를 방지할 수 있다.
또한, 도 2의 (c)에 도시된 바와 같이 배선 패턴(41)의 양측면에 측벽(71)을 형성한 경우라도 레지스트 잔사(63)를 제거하기 위한 반도체 기판(1)의 세정 공정에서 수산화물과, 수용성 유기 용매와, 상기 유기 화합물을 포함하는 세정액을 이용한다.
따라서, 측벽(71)에 핀홀이 형성되고, 부분적으로 텅스텐막(31)이나 폴리실리콘막(11)이 노출된 경우라도 세정 공정에서 실리콘 부재나 텅스텐 부재의 부식을 방지할 수 있다.
또, 본 실시예1에서는 포토레지스트의 패턴을 마스크로 하고 있지만, 실리콘 산화막이나 실리콘 질화막 등의 절연막을 마스크로 한 경우라도, 이 절연막을 마스크로 하여 드라이 에칭 처리한 후의 세정 공정에서 상기 세정액을 사용할 수 있다.
실시예2.
도 3은, 본 발명의 실시예2에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3을 참조하여, 본 실시예2에 따른 반도체 장치의 제조 방법에 대해 설명한다. 또한, 세정액에 포함되는 성분에 대한 상세한 설명은 제1 실시예에서 설명한 내용과 동일하므로 본 실시예2에서는 설명을 생략한다.
우선, 실시예1에서 도 1을 참조하여 설명한 방법과 같이 함으로써, 도 3의(a)에 도시된 바와 같이 반도체 기판(1) 상에 절연막(이하, 제1 절연막이라고 칭함 :2)으로서의 게이트 절연막을 형성한 후, 제1 절연막(2) 상에 폴리실리콘막(11), 배리어 메탈(21), 및 텅스텐막(31)을 적층한 배선 패턴(41)을 형성한다.
그리고, 배선 패턴(41) 상에 예를 들면 실리콘 산화막으로 이루어지는 제2 절연막(81)으로서의 층간 절연막을 CVD법에 따라 형성한다.
이어서, 도 3의 (b)에 도시된 바와 같이 제2 절연막(81) 상에 제1 레지스트 패턴(53)을 형성하고, 이 제1 레지스트 패턴(53)을 마스크로 하여 제2 절연막(81) 표면으로부터 배선 패턴(41)(의 최상층인 텅스텐막(31))까지의 제1 접속 홀(91)을 드라이 에칭 처리에 의해 형성한다.
그리고, 제1 레지스트 패턴(53)을 플라즈마 애싱 처리하면, 제2 절연막(81) 상 및 제1 접속 홀(91)의 내면에 레지스트 잔사가 형성된다(도시 생략).
이어서, 수산화물과, 유기 화합물을 포함하는 제1 세정액(상세한 내용은 후술함)을 이용하여 반도체 기판(1)을 세정하는 제1 세정을 행하고, 레지스트 잔사 및 파티클(도시 생략)을 제거한다.
이어서, 제1 접속 홀(91)의 내부, 및 제2 절연막(81) 상에 제2 레지스트 패턴(54)을 형성하고, 이 제2 레지스트 패턴(54)을 마스크로 하여 제2 절연막(81) 표면으로부터 제1 절연막(2)까지의 제2 접속 홀(92)을 드라이 에칭 처리에 의해 형성한다.
그리고, 제2 레지스트 패턴(54)을 플라즈마 애싱 처리하면, 제2 절연막(81) 상, 및 제2 접속 홀(92)의 내면에 레지스트 잔사가 형성된다(도시 생략).
마지막으로 수산화물과, 실리콘 부식 방지제와, 유기 화합물을 포함하는 제2 세정액을 이용하여 반도체 기판(1)을 세정하는 제2 세정을 행하고, 레지스트 잔사 및 파티클(도시 생략)을 제거한다.
이상 설명된 본 실시예2에 따른 반도체 장치의 제조 방법은 배선 패턴(41) 상에 절연막(81)을 형성하고, 절연막(81) 표면으로부터 배선 패턴(41)까지의 접속 홀(91)을 형성한 후의 제1 세정 공정에서 수산화물과, 유기 화합물을 포함하는 제1 세정액을 이용하였다.
따라서, 제1 세정 공정에서 제1 세정액에 첨가된 유기 화합물에 의해 접속 홀(91) 저부에 노출되는 텅스텐계 부재로서의 텅스텐막(31)의 부식을 방지할 수 있다.
또한, 상기 제1 세정액에 실리콘 부식 방지제를 더 첨가함으로써, 접속 홀(91)의 내면에 노출되는 실리콘계 부재로서의 절연막(81)의 부식을 방지할 수 있다.
또한, 실리콘 부식 방지제가 첨가된 제1 세정액에 수용성 유기 용매를 첨가함으로써, 실리콘 부식 방지제를 고농도로 첨가한 경우라도, 수산화물 농도를 높일 수 있다. 따라서, 제1 세정 공정에서 높은 세정 성능과, 높은 실리콘 부식 방지 효과를 동시에 얻을 수 있다.
또한, 상기 제1 세정액에 수용성 유기 용매만을 첨가함으로써, 제1 세정 공정에서 높은 세정 성능을 얻을 수 있다.
또한, 제1 세정 공정의 종료 후, 절연막(82) 표면으로부터 절연막(2)까지의접속 홀(92)을 형성한 후의 제2 세정 공정에서 수산화물과, 실리콘 부식 방지제와, 수용성 유기 용매를 포함하는 제2 세정액을 이용하였다.
이에 따라, 제2 세정 공정에서 접속 홀(92)의 저면에 노출된 실리콘계 부재로서의 절연막(2)의 부식을 방지할 수 있다.
또한, 세정액에 첨가된 수용성 유기 용매에 의해 실리콘 부식 방지제를 고농도로 첨가한 경우라도 높은 세정 성능을 얻을 수 있다.
따라서, 제2 세정 공정에서 높은 세정 성능과, 높은 실리콘 부식 방지 효과를 동시에 얻을 수 있다.
또한, 상기 제2 세정액에 유기 화합물을 더 첨가함으로써, 상기 효과 외에 접속 홀(91)의 저부에 노출된 텅스텐계 부재로서의 텅스텐막(31)의 부식을 방지할 수 있다.
따라서, 제2 세정 공정에서 높은 세정 성능과, 높은 실리콘 부식 방지 효과와, 높은 텅스텐 부식 방지 효과를 동시에 얻을 수 있다.
또, 상기 2개의 접속 홀(91, 92)을 동시에 형성해도 좋다.
즉, 도 3의 (a)에 도시된 바와 같이 배선 패턴(41) 상에 제2 절연막(81)을 형성한 후, 상기 접속 홀(91, 92)을 형성하기 위한 레지스트 패턴(도시 생략)을 제2 절연막(81) 상에 형성한다.
그리고, 이 레지스트 패턴을 마스크로 하여, 제2 절연막(81) 표면으로부터 배선 패턴(41)까지의 제1 접속 홀(91)과, 제2 절연막(81) 표면으로부터 제1 절연막(2)까지의 제2 접속 홀(92)을 동시에 형성한다.
계속해서, 레지스트 패턴을 제거한 후 상기 제2 세정액을 이용한 세정을 행한다.
이 경우, 상기 2회의 세정 공정을 행한 경우와 동일한 세정 성능, 즉 레지스트 잔사 및 파티클의 제거 효과를 얻을 수 있다. 또한, 세정 횟수를 1회로 감소시킬 수 있기 때문에 반도체 장치의 제조 비용을 저감시킬 수 있다.
또한, 상기 제2 절연막에 도시하지 않은 제3 접속 홀이 형성된 경우라도, 상기 세정액을 이용한 세정 공정을 행해도 좋다. 이 때, 상기 제3 접속 홀의 저부, 실리콘계 부재나 텅스텐계 부재 이외의 부재가 노출되어도 좋다.
실시예3.
도 4는 본 발명의 실시예3에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4를 참조하여 본 실시예3에 따른 반도체 장치의 제조 방법에 대해 설명한다. 또한, 세정액에 포함되는 성분에 관한 상세한 설명은 제1 실시예에서 설명한 내용과 동일하므로, 본 실시예3에서는 설명을 생략한다.
우선, 도 4의 (a)에 도시된 바와 같이 반도체 기판(1) 상에 예를 들면 실리콘 산화막으로 이루어지는 절연막(이하, 제1 절연막이라고 칭함 : 2)을 CVD법 등에 따라 형성한다. 그리고, 제1 절연막(2) 상에 폴리실리콘막(11), 예를 들면 질화 티탄으로 이루어지는 배리어 메탈(21), 텅스텐막(31)을 적층한 배선 패턴(41)으로서의 게이트 전극을 형성한다.
이어서, 배선 패턴(41) 상, 및 제1 절연막(2) 상에 예를 들면 실리콘 산화막으로 이루어지는 제2 절연막(82)으로서의 층간 절연막을 CVD법 등에 의해 형성한다.
또한, 이 제2 절연막(82) 상에 예를 들면 실리콘 산화막으로 이루어지는 제3 절연막(83)으로서의 층간 절연막을 CVD법 등에 따라 형성한다.
여기서, 절연막(82)과 절연막(83)은 다른 종류의 절연막이다. 예를 들면, 한쪽의 절연막은 붕소나 인이 도핑된 실리콘 산화막이고, 다른 절연막은 비도핑의 실리콘 산화막이다.
이어서, 도 4의 (b)에 도시된 바와 같이 상기 제3 절연막(83) 상에 레지스트 패턴(55)을 형성한다. 그리고, 이 레지스트 패턴(55)을 마스크로 하여, 제3 절연막(83) 표면으로부터 배선 패턴(41)까지의 접속 홀(93)을 드라이 에칭 처리에 의해 형성한다.
그리고, 레지스트 패턴(55)을 플라즈마 애싱 처리하면, 제3 절연막(83) 상, 및 접속 홀(93)의 내면에 레지스트 잔사가 형성된다(도시 생략).
마지막으로, 수산화물과, 실리콘 부식 방지제와, 수용성 유기 용매를 포함하는 세정액을 이용하여 반도체 기판(1)을 세정하는 세정 공정을 행하고, 레지스트 잔사 및 파티클(도시 생략)을 제거한다.
이상 설명한 본 실시예3에 따른 반도체 장치의 제조 방법은 배선 패턴(41) 상에 2 종류의 절연막(82, 83)을 적층하여 형성하고, 제3 절연막(83) 표면으로부터 배선 패턴까지의 접속 홀(93)을 형성한 후의 세정 공정에서 수산화물과, 실리콘 부식 방지제와, 수용성 유기 용매를 포함하는 세정액을 이용하였다.
상기 제조 방법에 따르면, 세정액에 첨가된 실리콘 부식 방지제에 의해 세정 공정에서의 2 종류의 절연막(82, 83)의 부식을 방지할 수 있다. 따라서, 접속 홀(93)의 구경을 바꾸지 않고, 접속 홀(93)의 내면에서 2 종류의 절연막(82, 83)의 경계 부분에서 생기는 단차를 최소한으로 억제할 수 있다.
이에 따라, 상기 세정 공정의 종료 후에 상기 접속 홀(93)에 금속을 용이하게 매립할 수 있다.
또한, 세정액에 첨가된 수용성 유기 용매에 의해 수산화물 농도가 높아지기 때문에, 세정액의 세정 성능이 향상하여 레지스트 잔사 및 파티클의 제거성이 향상한다.
또한, 실리콘 부식 방지제를 고농도로 첨가한 경우라도, 수용성 유기 용매의 첨가량을 증가시킴에 따라, 세정액 내의 수산화물 농도를 높일 수 있다. 따라서, 세정 공정에서 높은 실리콘 부식 방지 효과와, 높은 세정 성능을 동시에 얻을 수 있다.
또한, 수산화물과, 실리콘 부식 방지제와, 수용성 유기 용매를 포함하는 상기 세정액에 유기 화합물을 첨가함으로써 상기 효과 외에 접속 홀(93)의 저면에 노출되는 텅스텐계 부재로서의 텅스텐막(31)의 부식을 방지할 수 있다.
실시예4.
도 5는 본 발명의 실시예4에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5를 참조하여, 본 실시예4에 따른 반도체 장치의 제조 방법에 대해 설명한다. 또한, 세정액에 포함되는 성분에 관한 상세한 설명은 제1 실시예에서 설명한 내용과 동일하므로, 본 실시예4에서는 설명을 생략한다.
우선, 도 5의 (a)에 도시된 바와 같이 반도체 기판(1) 상에 예를 들면 실리콘 산화막으로 이루어지는 절연막(84)으로서의 층간 절연막을 CVD법 등에 따라 형성한 후, 이 절연막(84) 표면으로부터 반도체 기판(1)까지의 접속 홀(94)을 드라이 에칭 처리에 의해 형성한다.
이어서, 절연막(84)의 표면, 및 접속 홀(94)의 내면에 예를 들면 질화티탄이나 질화 텅스텐 등으로 이루어지는 배리어 메탈(22)을 PVD법 등에 따라 형성한다. 그리고, 접속 홀(94)에 텅스텐막(32)을 CVD법 또는 PVD법에 따라 피착시킨다.
계속해서, 상기 텅스텐막(32)의 불필요한 부분을 CMP에 의해 제거한다(이하, 제1 CMP 공정이라고 칭함).
또한, 도 5의 (b)에 도시된 바와 같이 배리어 메탈(22)을 CMP에 의해 제거한다(이하, 제2 CMP 공정이라고 칭함). 이에 따라, 배선 패턴(42)으로서의 텅스텐 플러그가 형성된다.
마지막으로, 반도체 기판(1)을 수산화물과, 실리콘 부식 방지제와, 유기 화합물을 포함하는 세정액에 의해 세정한다.
이상 설명한 본 실시예4에 따른 반도체 장치의 제조 방법은 배선 패턴(42)으로서의 텅스텐 플러그를 형성한 후의 세정 공정에서 수산화물과, 유기 화합물을 포함하는 세정액을 이용하였다.
이 제조 방법에 따르면, 세정액에 첨가된 유기 화합물에 의해 2개의 CMP 공정에 의해 평탄화된 텅스텐계 부재로서의 텅스텐막(32)의 표면이 세정액에 포함되는 수산화물에 의해 부식되지 않는다. 따라서, 세정 공정에서 텅스텐막(32)의 표면에 단차는 생기지 않는다.
또한, 상기 세정액에 첨가된 실리콘 부식 방지제에 의해 상기 효과 외에 실리콘계 부재로서의 절연막(84)의 부식을 방지할 수 있다.
따라서, 세정 공정에서 텅스텐막(32) 및 절연막(84)의 표면에 단차는 생기지 않는다.
또한, 상기 세정액에 수용성 유기 용매를 첨가시킴으로써 세정액에 실리콘 부식 방지제를 고농도로 첨가한 경우라도 세정액의 세정 성능이 향상한다. 따라서, 세정 공정에서 높은 세정 능력과 높은 실리콘 부식 방지 효과와 높은 텅스텐 부식 방지 효과를 동시에 얻을 수 있다.
또, 상기 세정 공정을 제2 CMP 공정의 종료 후가 아니고, 제1 CMP 공정과, 제2 CMP 공정사이에 행해도 좋다.
또한, CMP에 의해서가 아니라, 드라이 에칭 처리에 의해 상기 텅스텐막(32)의 주요하지 않은 부분, 및 배리어 메탈(22)을 제거해도 좋다.
실시예5.
도 6은 본 발명의 실시예5에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6을 참조하여, 본 실시예4에 따른 반도체 장치의 제조 방법에 대해 설명한다. 또한, 세정액에 포함되는 성분에 관한 상세한 설명은 제1 실시예에서 설명한 내용과 동일하므로 본 실시예5에서는 설명을 생략한다.
우선, 도 6의 (a)에 도시된 바와 같이 반도체 기판(1) 상에 예를 들면 실리콘 산화막으로 이루어지는 층간 절연막(85)을 CVD법 등에 따라 형성한 후, 이 층간 절연막(85) 상에 예를 들면 질화 티탄으로 이루어지는 배리어 메탈(23), 텅스텐막(33)을 CVD법 또는 PVD법 등에 의해 적층하여 형성한다.
이어서, 도 6의 (b)에 도시된 바와 같이 텅스텐막(33) 상에 레지스트 패턴(56)을 형성한 후, 이 레지스트 패턴(56)을 마스크로 하여, 드라이 에칭 처리에 의해 배선 패턴(43)으로서의 텅스텐 배선을 형성한다.
그리고, 레지스트 패턴(56)을 플라즈마 애싱 처리하면, 상기 배선 패턴(43) 상에 레지스트 잔사가 형성된다(도시 생략).
마지막으로, 수산화물과 실리콘 부식 방지제와 유기 화합물을 포함하는 세정액을 이용하여 반도체 기판(1)을 세정하는 세정 공정을 행하고, 레지스트 잔사 및 파티클(도시 생략)을 제거한다.
이상 설명한 본 실시예5에 따른 반도체 장치의 제조 방법은 배선 패턴(43)으로서의 텅스텐 배선을 형성한 후에 행해지는 세정 공정에서 수산화물과 유기 화합물을 포함하는 세정액을 이용하였다.
따라서, 세정액에 첨가된 유기 화합물에 의해 텅스텐막(33)의 부식을 방지할 수 있다.
이 때문에, 반도체 기판의 세정 공정에서 배선 패턴(43)(텅스텐 배선)의 치수 변동을 저감시킬 수 있다.
또한, 상기 세정액에 실리콘 부식 방지제를 더 첨가함으로써, 상기 효과 외에 실리콘계 부재로서의 층간 절연막(85)의 부식을 방지할 수 있다.
이에 따라, 상기 세정 공정에서 실리콘계 부재의 용해성이 높은 수산화물을 포함하는 수용액을 세정액으로서 이용하는 경우나, 수산화물의 수용액에 대한 용해성이 높은 실리콘계 부재(층간 절연막(85))를 세정하는 경우라도 실리콘계 부재의 부식을 방지할 수 있다.
따라서, 세정 공정에서 높은 실리콘 부식 방지 효과와 높은 텅스텐 부식 방지 효과를 동시에 얻을 수 있다.
또한, 상기 실리콘 부식 방지제를 첨가한 세정액에 수용성 유기 용매를 첨가함으로써 세정액에 실리콘 부식 방지제를 고농도로 첨가한 경우라도 세정액의 세정 성능을 높일 수 있다. 따라서, 세정 공정에서 높은 세정 능력과, 높은 실리콘 부식 방지 효과와 높은 텅스텐 부식 방지 효과를 동시에 얻을 수 있다.
또, 수산화물과 유기 화합물을 포함하는 세정액에 수용성 유기 용매만을 첨가함으로써 세정 공정에서 높은 세정 성능을 얻을 수 있다.
또한, 본 실시예5에서는 포토레지스트의 패턴을 마스크로 하고 있지만, 실리콘 산화막이나 실리콘 질화막 등의 절연막을 마스크로 해도 좋다. 이 경우도, 이 절연막을 마스크로 하여 드라이 에칭 처리한 후의 세정 공정에서 상기 세정액을 사용할 수 있고, 동일한 효과를 얻을 수 있다.
본 발명에 따르면, 반도체 기판의 세정 공정에서 높은 실리콘 부식 방지 효과와 높은 세정 성능을 동시에 얻을 수 있다.
본 발명에 따르면, 반도체 기판의 세정 공정에서 청구항1의 발명의 효과 외에 높은 텅스텐 부식 방지 효과를 더 얻을 수 있다.
본 발명에 따르면, 반도체 기판의 세정 공정에서 높은 텅스텐 부식 방지 효과를 얻을 수 있다.
본 발명에 따르면, 반도체 기판의 세정 공정에서 본 발명의 효과 외에 높은 실리콘 부식 방지 효과를 더 얻을 수 있다.
본 발명에 따르면, 반도체 기판의 세정 공정에서 본 발명의 효과 외에 높은 세정 성능을 더 얻을 수 있다.
본 발명에 따르면, 텅스텐계 부재와 실리콘계 부재가 반도체 기판 상에 동시에 노출된 상태에서 세정 공정을 행한다.
본 발명에 따르면, 드라이 에칭 처리에 의해 배선 패턴을 형성한 후에 세정 공정을 행한다.
본 발명에 따르면, 반도체 기판에 이온 주입을 행한 후에 세정 공정을 행한다.
본 발명에 따르면, 배선 패턴 상에 형성된 제2 절연막에 접속 홀을 형성한 후에 세정 공정을 행한다.
본 발명에 따르면, 제2 CMP 공정에 의해 배리어 메탈을 제거한 후에 세정 공정을 행한다.
본 발명에 따르면, 제1 CMP 공정에 의해 접속 홀에 피착시킨 텅스텐막의 주요하지 않은 부분을 제거한 후에 세정 공정을 행한다.
본 발명에 따르면, 층간 절연막 상에 배선 패턴을 드라이 에칭 처리에 의해 형성한 후에 세정 공정을 행한다.
본 발명에 따르면, 적어도 2 종류의 실리콘계 부재가 반도체 기판 상에 동시에 노출된 상태에서 세정 공정을 행한다.
본 발명에 따르면, 제1 접속 홀의 저면에 텅스텐막이 노출되고, 제2 접속 홀의 저면에 제1 절연막이 노출된 상태에서 세정 공정을 행한다.
본 발명에 따르면, 접속 홀의 내면에 제2 절연막 및 제3 절연막이 노출되고, 접속 홀의 저면에 텅스텐막이 노출된 상태에서 세정 공정을 행한다.
본 발명에 따르면, 수산화암모늄, 수산화테트라메틸암모늄, 수산화나트륨, 수산화칼륨 중 적어도 1개가 수산화물로서 세정액에 포함된다.
본 발명에 따르면, 세정액에 포함되는 수산화물의 농도가 0.01∼31 중량% 이다.
본 발명에 따르면, 알콜류, 케톤류, 에스테르류, 페놀류 중 적어도 1개가 수용성 유기 용매로서 세정액에 포함된다.
본 발명에 따르면, 세정액에 포함되어 일반 화학식 1 또는 2로 표시되는 화합물에 있어서 옥시프로필렌기의 평균 분자량이 500∼5000이다.
본 발명에 따르면, 세정액에 포함되는 수산화물과 일반 화학식 1 또는2로 표시되는 화합물과의 중량비가 1 :(0.3×10-4∼1)이다.
본 발명에 따르면, 세정액에 포함되는 수용성 유기 용매의 농도가 0.01∼50 중량%이다.
본 발명에 따르면, 세정액에 포함되는 유기 화합물의 농도가 0.0001∼5 중량%이다.
본 발명에 따르면, 세정액은 pH 치가 8 이상인 알칼리성의 수용액이다.
본 발명에 따르면, 세정액의 온도가 20∼80℃이다.
본 발명에 따르면, 배치식 또한 침지식의 세정 장치, 배치식 또한 스프레이식의 세정 장치, 매엽식의 세정 장치 중 어느 하나의 세정 장치에 있어서 세정 공정이 실행된다.
본 발명에 따르면, 배치식 또한 침지식의 세정 장치, 및 매엽식의 세정 장치에 있어서, 반도체 기판을 초음파 세정하기 위해 세정 공정에서 세정 성능이 향상한다.
본 발명에 따르면, 세정 공정에서 이용하는 세정액의 조성 변동을 방지할 수 있다.
본 발명에 따르면, 세정 공정의 종료마다 사용한 세정액을 폐기하기 위해 항상 새로운 세정액을 사용할 수 있다. 따라서, 세정 공정에서 항상 우수한 세정 성능을 얻을 수 있다.
본 발명에 따르면, 본 발명의 반도체 장치 제조 방법에 따라 제조된 반도체 장치가 제조된다.

Claims (3)

  1. 반도체 장치의 제조 방법에 있어서,
    수산화물;
    수용성 유기 용매; 및
    하기 일반 화학식 1 또는 2로 표시되는 화합물
    <화학식 1>
    <화학식 2>
    (상기 화학식 중 EO는 옥시에틸렌기, PO는 옥시프로필렌기, R는 알콜 또는 아민의 수산기의 수소 원자를 제외한 잔기 또는 아미노산의 수소 원자를 제외한 잔기를 나타냄. x, y는 x/(x+y)=0.05∼0.4를 만족하는 정수, z, m은 플러스의 정수를 나타냄.)
    을 포함하는 세정액을 이용하는 반도체 기판의 세정 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 장치의 제조 방법에 있어서,
    수산화물; 및
    적어도 2개의 메르캅탄기를 갖는 유기 화합물, 적어도 2개의 수산기를 갖는 유기 화합물, 수산기 및 카르복실기를 적어도 1개씩 갖는 유기 화합물 중 적어도 1개의 유기 화합물
    을 포함하는 세정액을 이용하는 반도체 기판의 세정 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 청구항 제1항 및 제2항에 기재된 반도체 장치의 제조 방법에 따라 제조되는 것을 특징으로 하는 반도체 장치.
KR1020010012468A 2000-06-30 2001-03-10 반도체 장치의 제조 방법, 및 반도체 장치 KR20020005388A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000197553A JP2002016034A (ja) 2000-06-30 2000-06-30 半導体装置の製造方法、及び半導体装置
JP2000-197553 2000-06-30

Publications (1)

Publication Number Publication Date
KR20020005388A true KR20020005388A (ko) 2002-01-17

Family

ID=18695865

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010012468A KR20020005388A (ko) 2000-06-30 2001-03-10 반도체 장치의 제조 방법, 및 반도체 장치

Country Status (5)

Country Link
US (1) US6482750B2 (ko)
JP (1) JP2002016034A (ko)
KR (1) KR20020005388A (ko)
CN (1) CN1331487A (ko)
TW (1) TW507319B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030047493A (ko) * 2001-12-11 2003-06-18 주식회사 실트론 반도체 실리콘 웨이퍼의 세정방법
KR20160145537A (ko) * 2014-05-02 2016-12-20 미쯔비시 가스 케미칼 컴파니, 인코포레이티드 반도체소자의 세정액 및 세정방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3403187B2 (ja) * 2001-08-03 2003-05-06 東京応化工業株式会社 ホトレジスト用剥離液
DE10147791A1 (de) * 2001-09-27 2003-04-10 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements auf der Basis eines Nitrid-Verbindungshalbleiters
US6703301B2 (en) * 2002-04-26 2004-03-09 Macronix International Co., Ltd. Method of preventing tungsten plugs from corrosion
JP4754196B2 (ja) * 2003-08-25 2011-08-24 東京エレクトロン株式会社 減圧処理室内の部材清浄化方法および基板処理装置
US7205235B2 (en) * 2003-12-15 2007-04-17 Freescale Semiconductor, Inc. Method for reducing corrosion of metal surfaces during semiconductor processing
KR100795364B1 (ko) * 2004-02-10 2008-01-17 삼성전자주식회사 반도체 기판용 세정액 조성물, 이를 이용한 세정 방법 및도전성 구조물의 제조 방법
KR20050110470A (ko) * 2004-05-19 2005-11-23 테크노세미켐 주식회사 반도체 기판용 세정액 조성물, 이를 이용한 반도체 기판세정방법 및 반도체 장치 제조 방법
WO2006009003A1 (ja) * 2004-07-16 2006-01-26 Tohoku University 半導体装置の処理液、処理方法および半導体製造装置
US7300876B2 (en) * 2004-12-14 2007-11-27 Sandisk 3D Llc Method for cleaning slurry particles from a surface polished by chemical mechanical polishing
US20070099810A1 (en) * 2005-10-27 2007-05-03 Hiroshi Matsunaga Cleaning liquid and cleaning method
US8124320B2 (en) * 2005-12-13 2012-02-28 Micron Technology, Inc. Method and apparatus for surface tension control in advanced photolithography
US7435484B2 (en) * 2006-09-01 2008-10-14 Asm Japan K.K. Ruthenium thin film-formed structure
TW200842970A (en) * 2007-04-26 2008-11-01 Mallinckrodt Baker Inc Polysilicon planarization solution for planarizing low temperature poly-silicon thin filim panels
JP5977727B2 (ja) * 2013-11-13 2016-08-24 東京エレクトロン株式会社 基板洗浄方法、基板洗浄システムおよび記憶媒体
JP7057653B2 (ja) * 2017-12-08 2022-04-20 花王株式会社 樹脂マスク剥離用洗浄剤組成物
US11227780B2 (en) 2018-09-20 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for operating the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786261A (ja) * 1993-09-13 1995-03-31 Mitsubishi Gas Chem Co Inc フォトレジストの剥離法
JPH09283507A (ja) * 1996-04-12 1997-10-31 Mitsubishi Gas Chem Co Inc フォトレジスト剥離剤及び半導体集積回路の製造方法
KR19990004894A (ko) * 1997-06-30 1999-01-25 김영환 반도체 장치 제조방법
JPH11145095A (ja) * 1997-11-05 1999-05-28 Sumitomo Chem Co Ltd 電子部品用洗浄液
KR20000035095A (ko) * 1998-11-02 2000-06-26 고사이 아끼오 전자 부품용 세척액

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091103A (en) * 1990-05-01 1992-02-25 Alicia Dean Photoresist stripper
WO1996009366A1 (en) * 1994-09-23 1996-03-28 Church & Dwight Company, Inc. Aqueous metal cleaner
JP2911792B2 (ja) 1995-09-29 1999-06-23 東京応化工業株式会社 レジスト用剥離液組成物
US5911836A (en) * 1996-02-05 1999-06-15 Mitsubishi Gas Chemical Company, Inc. Method of producing semiconductor device and rinse for cleaning semiconductor device
JPH1055993A (ja) * 1996-08-09 1998-02-24 Hitachi Ltd 半導体素子製造用洗浄液及びそれを用いた半導体素子の製造方法
US5817610A (en) * 1996-09-06 1998-10-06 Olin Microelectronic Chemicals, Inc. Non-corrosive cleaning composition for removing plasma etching residues
US5989353A (en) * 1996-10-11 1999-11-23 Mallinckrodt Baker, Inc. Cleaning wafer substrates of metal contamination while maintaining wafer smoothness
US5798323A (en) * 1997-05-05 1998-08-25 Olin Microelectronic Chemicals, Inc. Non-corrosive stripping and cleaning composition
US6225030B1 (en) * 1998-03-03 2001-05-01 Tokyo Ohka Kogyo Co., Ltd. Post-ashing treating method for substrates

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786261A (ja) * 1993-09-13 1995-03-31 Mitsubishi Gas Chem Co Inc フォトレジストの剥離法
JPH09283507A (ja) * 1996-04-12 1997-10-31 Mitsubishi Gas Chem Co Inc フォトレジスト剥離剤及び半導体集積回路の製造方法
KR19990004894A (ko) * 1997-06-30 1999-01-25 김영환 반도체 장치 제조방법
JPH11145095A (ja) * 1997-11-05 1999-05-28 Sumitomo Chem Co Ltd 電子部品用洗浄液
KR20000035095A (ko) * 1998-11-02 2000-06-26 고사이 아끼오 전자 부품용 세척액

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030047493A (ko) * 2001-12-11 2003-06-18 주식회사 실트론 반도체 실리콘 웨이퍼의 세정방법
KR20160145537A (ko) * 2014-05-02 2016-12-20 미쯔비시 가스 케미칼 컴파니, 인코포레이티드 반도체소자의 세정액 및 세정방법

Also Published As

Publication number Publication date
US20020001962A1 (en) 2002-01-03
CN1331487A (zh) 2002-01-16
US6482750B2 (en) 2002-11-19
TW507319B (en) 2002-10-21
JP2002016034A (ja) 2002-01-18

Similar Documents

Publication Publication Date Title
KR20020005388A (ko) 반도체 장치의 제조 방법, 및 반도체 장치
US6310019B1 (en) Cleaning agent for a semi-conductor substrate
KR100748410B1 (ko) 기판표면 세정액 및 세정방법
CN100526450C (zh) 洗涤液及使用其的洗涤方法
CN1218222C (zh) 用于清洁半导体设备上有机残余物和等离子蚀刻残余物的组合物
US7531491B2 (en) Aqueous cleaning solution for integrated circuit device and method of cleaning using the cleaning solution
KR20050080729A (ko) 반도체 기판용 세정액 조성물, 이를 이용한 세정 방법 및도전성 구조물의 제조 방법
US6787293B2 (en) Photoresist residue remover composition
US20050266683A1 (en) Remover compositions for dual damascene system
US20050003977A1 (en) Composition for cleaning
KR20130088847A (ko) 에칭 후 잔류물을 제거하기 위한 수성 세정제
KR20060115896A (ko) 레지스트, ｂａｒｃ 및 갭 필 재료 스트리핑 케미칼 및방법
JPWO2009072529A1 (ja) 半導体デバイス用基板の洗浄方法及び洗浄液
US7223721B2 (en) Resist and etching by-product removing composition and resist removing method using the same
KR20150123959A (ko) 반도체소자의 세정용 액체 조성물, 및 반도체소자의 세정방법
KR20060045754A (ko) 전자 부품 세정액
US20040161933A1 (en) Cleaning solution for semiconductor substrate
US6043005A (en) Polymer remover/photoresist stripper
US11131932B2 (en) Cleaning liquid, and method of cleaning substrate provided with metal resist
US20220157613A1 (en) Etching Solution And Method For Selectively Removing Silicon Nitride During Manufacture Of A Semiconductor Device
WO2008023753A1 (fr) Solution pour éliminer un résidu après un procédé de traitement par voie sèche de semi-conducteur et procédé d&#39;élimination du résidu utilisant celle-ci
US6730239B1 (en) Cleaning agent for semiconductor device &amp; method of fabricating semiconductor device
JP4651269B2 (ja) 洗浄液およびそれを用いた洗浄法
US11119410B2 (en) Cleaning liquid, and method of cleaning substrate provided with metal resist
JP2009111409A (ja) 洗浄液およびそれを用いた洗浄法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application