KR20020002990A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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하재희
조일현
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박종섭
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판상에 실리콘 산화막을 증착한 다음, 폴리 실리콘층을 증착하는 단계, 상기 폴리 실리콘층과 상기 실리콘 산화막을 선택적으로 제거하여 게이트 전극 및 게이트 산화막을 형성하는 단계, 저농도 불순물 이온을 주입하여 LDD 를 형성하는 단계, 상기 산화막을 증착하여 에치백을 실시한 다음, 측벽을 형성하는 단계, 기판에 고농도 불순물 이온을 주입하여 소스와 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 있어서, 반도체 기판상에 적정량의 N2이온을 주입하는 단계; 고유전 절연막인 탄탈륨 산화막을 증착한후, 폴리 실리콘층을 증착하는 단계를 포함하며, 기판과 고유전 게이트의 절연막 사이의 실리콘 산화막의 생성이 억제되므로, 누설 전류를 최소화 할 수 있고, 고유전막의 유전의 감소를 막을 수 있어 소자의 동작을 원활하게 할 수 있는 효과가 있다.

Description

반도체 소자의 제조 방법{METHOD FOR MAKING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 산화막 증착전에 N2주입을 거쳐 SiO2의 생성을 억제하여 고유전 절연막의 특성을 개선시키는 반도체 소자의 제조 방법에 관한 것이다.
종래의 반도체 소자는 실리콘을 산화시킨 실리콘 산화막(유전 상수 3.9)과 그 산화막위에 폴리 실리콘을 증착하여 게이트를 제조하였다. 그러나, 소자가 고집적화 할수록 게이트 선폭이 감소하고, 실리콘 산화막의 두께가 작아지며, 이로 인해 터널링에 의한 누설 전류도 한계에 도달하였다.
또한, 전극인 폴리 실리콘도 보론 확산등으로 궁핍 현상이 나타나게 된다. 고로, 소자의 임계 전압(threshold voltage, Vt)도 불안정하게 되고, 소자의 성능도 불안정하게 된다.
도 1은 종래의 반도체 소자의 제조 방법의 공정 순서를 나타낸 도면이고, 도 2는 종래의 반도체 소자의 제조 방법의 공정 순서를 나타낸 순서도이다.
도 1 및 도 2에 도시된 바대로, 종래의 반도체 소자의 제조 방법은 반도체 기판상에 실리콘 산화막을 증착한 다음, 폴리 실리콘층을 증착하는 단계, 상기 폴리 실리콘층과 상기 실리콘 산화막을 선택적으로 제거하여 게이트 전극 및 게이트 산화막을 형성하는 단계, 저농도 불순물 이온을 주입하여 LDD 를 형성하는 단계, 상기 산화막을 증착하여 에치백을 실시한 다음, 측벽을 형성하는 단계, 기판에 고농도 불순물 이온을 주입하여 소스와 드레인 영역을 형성하는 단계를 포함한다.
그런데, 종래의 반도체 소자의 제조 방법은 선폭이 0.1 μm 로 감에 따라 실리콘 산화막 게이트의 누설 전류가 증가하며, 폴리 실리콘층의 궁핍 현상을 막을 수 없음으로 인하여, 소자 특성 및 동작 능력이 현저히 저하하는 문제점이 있다.
본 발명은 상기 문제점을 해소하기 위해 안출된 것으로, 산화막 증착전에 N2주입을 거쳐 SiO2의 생성을 억제하여 고유전 절연막의 특성을 개선시키는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래의 반도체 소자의 제조 방법의 공정 순서를 나타낸 도면.
도 2는 종래의 반도체 소자의 제조 방법의 공정 순서를 나타낸 순서도.
도 3은 본 발명의 반도체 소자의 제조 방법의 공정 순서를 나타낸 도면.
도 4는 본 발명의 반도체 소자의 제조 방법의 공정 순서를 나타낸 순서도.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 11 : 실리콘 기판 20, 21 : 증착된 실리콘 산화막
25 : 패터닝된 실리콘 산화막 30, 31 : 증착된 도체 게이트
35 : 패터닝된 도체 게이트 41 : 고유전 절연막
50, 51 : 측벽 60, 61 : LDD 지역
70, 71 : 소스/드레인 지역
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판상에 실리콘 산화막을 증착한 다음, 폴리 실리콘층을 증착하는 단계, 상기 폴리 실리콘층과 상기 실리콘 산화막을 선택적으로 제거하여 게이트 전극 및 게이트 산화막을 형성하는 단계, 저농도 불순물 이온을 주입하여 LDD 를 형성하는 단계, 상기 산화막을 증착하여 에치백을 실시한 다음, 측벽을 형성하는 단계, 기판에 고농도 불순물 이온을 주입하여 소스와 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 있어서, 반도체 기판상에 적정량의 N2이온을 주입하는 단계, 고유전 절연막인 탄탈륨 산화막을 증착한후, 폴리 실리콘층을 증착하는 단계를 포함한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면들을 참조하여 상세히 설명한다.
도 4는 본 발명의 반도체 소자의 제조 방법의 공정 순서를 나타낸 순서도이다.
도 4에 도시된 바대로, 본 발명의 반도체 소자의 제조 방법은 반도체 기판상에 실리콘 산화막을 증착한 다음, 폴리 실리콘층을 증착하는 단계, 상기 폴리 실리콘층과 상기 실리콘 산화막을 선택적으로 제거하여 게이트 전극 및 게이트 산화막을 형성하는 단계, 저농도 불순물 이온을 주입하여 LDD 를 형성하는 단계, 상기 산화막을 증착하여 에치백을 실시한 다음, 측벽을 형성하는 단계, 기판에 고농도 불순물 이온을 주입하여 소스와 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 있어서, 반도체 기판상에 적정량의 N2이온을 주입하는 단계, 고유전 절연막인 탄탈륨 산화막을 증착한후, 폴리 실리콘층을 증착하는 단계를 포함한다.
도 4를 참조하여 본 발명의 반도체 소자의 제조 방법의 작용을 상세히 설명하면 다음과 같다.
먼저, 반도체 기판상에 적정량의 N2이온을 주입한 다음(S100), 고유전 절연막인 탄탈륨 산화막을 증착한후, 폴리 실리콘층을 증착한다(S200).
그 다음으로는, 상기 폴리 실리콘층과 상기 실리콘 산화막을 선택적으로 제거하여 게이트 전극 및 게이트 산화막을 형성하고(S300), 저농도 불순물 이온을 주입하여 LDD 를 형성한 다음에는(S400), 상기 산화막을 증착하여 에치백을 실시한 후, 측벽을 형성한다(S500).
그런 다음에는, 기판에 고농도 불순물 이온을 주입하여 소스와 드레인 영역을 형성한다(S600).
본 발명은 소자 특성의 저하를 막기 위해 기존의 실리콘 산화막보다 유전 상수가 훨씬 큰 고유전 절연막인 탄탈륨 산화막(유전 상수 25), 알루미늄 산화막(유전 상수 9), 티타늄 산화막(유전 상수 60)등을 사용한다.
이상 설명한 바와 같이, 본 발명은 기판과 고유전 게이트의 절연막 사이의 실리콘 산화막의 생성이 억제되므로, 누설 전류를 최소화 할 수 있고, 고유전막의 유전의 감소를 막을 수 있어 소자의 동작을 원활하게 할 수 있는 효과가 있다.
그리고, 상기 물질들의 경우, 증착시 혹은 증착후 열처리시에 (N2, O2, N2O, NO, Ar 등의 분위기에서 600-1000 도의 범위) Si 기판의 계면상에 실리콘 산화막이 형성되어 상기 고유전막의 특성을 저하하므로, 상기 물질의 증착전에 N2주입을 거쳐 SiO2의 생성을 억제하여 상기 고유전 절연막의 특성을 개선시킨다.
또한, N2주입이 적용된 지역은 상기 고유전막 산화물이 증착되어 열처리가 될때 주입된 질소가 하부 실리콘 기판으로 확산되는 것을 방지하여 실리콘 산화막의 생성이 억제되어 고유전 절연막의 특성을 저하함이 없이 소자 특성을 개선할 수 있는 효과가 있다.

Claims (2)

  1. 반도체 기판상에 실리콘 산화막을 증착한 다음, 폴리 실리콘층을 증착하는 단계, 상기 폴리 실리콘층과 상기 실리콘 산화막을 선택적으로 제거하여 게이트 전극 및 게이트 산화막을 형성하는 단계, 저농도 불순물 이온을 주입하여 LDD 를 형성하는 단계, 상기 산화막을 증착하여 에치백을 실시한 다음, 측벽을 형성하는 단계, 기판에 고농도 불순물 이온을 주입하여 소스와 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 있어서,
    반도체 기판상에 적정량의 N2이온을 주입하는 단계;
    고유전 절연막인 탄탈륨 산화막을 증착한후, 폴리 실리콘층을 증착하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 소자 특성의 저하를 막기 위해 유전 상수가 훨씬 큰 고유전 절연막인 탄탈륨 산화막, 알루미늄 산화막, 티타늄 산화막이 사용되는 반도체 소자의 제조 방법.
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