KR20020000389A - 수신버퍼의 제어장치 - Google Patents
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Abstract
본 발명은 고전송율을 갖는 비디오 스트림이 입력되어도 수신버퍼의 기능을 충실히 수행함과 아울러 낮은 동작 주파수로 동작시킬 수 있도록 한 수신버퍼의 제어장치에 관한 것으로, 이러한 본 발명은 비디오 스트림 신호를 저장하는 메모리와, 1바이트씩 입력되는 비디오 스트림 신호를 3바이트씩 변환하여 메모리 및 다음단으로 출력하고 밸리드 신호를 출력하는 3바이트정렬기와, 리드_요구 신호를 입력받아 상기 3바이트정렬기로부터 출력되는 신호를 메모리의 제어신호로 출력하는 어드레스생성기로 구성된다.
Description
본 발명은 동영상 복호화기의 수신버퍼의 제어장치에 관한 것으로서, 보다 상세하게는 고전송율을 갖는 비디오 스트림이 입력되어도 수신버퍼의 기능을 충실히 수행함과 아울러 낮은 동작 주파수로 동작시킬 수 있도록 한 수신버퍼의 제어장치에 관한 것이다.
일반적으로 엠펙(MPEG: Moving Picture Experts Group)-2 비디오 데이터는 많은 데이터량 때문에 통신채널을 통하여 실시간의 처리가 불가능하므로 통신 채널을 통하여 디지털 비디오 신호를 효율적으로 전송하기 위하여 압축기술을 사용하는데, 소정의 상태로 압축되어 통신채널로 전송되는 비디오 신호는 동 영상을 제공하기 위하여 비디오 스크림으로 전송되며, 전송되는 스크림 비디오 신호는 가변 길이을 갖는 코드(variable length codeword)형식으로 구성되고 압축을 위한 DCT(Discrete Cosine Transform)나 양자화가 각각의 블럭단위 또는 매크로 블록단위로 이루어진다.
특히, 상기 영상 신호를 부호화하면 영상의 복잡도나 움직임의 빠르기에 따라 발생하는 정보량이 변화한다. 이 변동을 흡수하고 일정한 전송속도로 전송하기 위해서는 발생량 제어가 수행되어야 한다.
또한, 엠펙-2에서는 수신시에 수신버퍼를 구비하고, 이 버퍼의 점유율에 따라 양자화 계수를 변경하여 발생되는 부호량이 일정한 범위를 넘거나(overflow) 모자라지 않도록(underflow) 조절한다. 이와 마찬가지로 송신측에서 부호화된 영상신호의 송신되는 부호량이 가변적이므로 수신시에 사용된 크기의 버퍼를 사용하여 그 변동을 흡수하게 된다.
도 1은 종래기술에 따른 수신버퍼의 제어장치의 구성블록도이다.
도 1에 도시된 바와 같이, 비디오 스트림 신호를 저장하는 메모리(10)와, 비디오 스트림의 정보를 1바이트(byte)씩 입력받아 메모리(10) 및 다음단으로 출력하고 입력되는 리드_요구(Read_Request) 신호에 의해 밸리드(valid) 신호를 다음단으로 출력하며 제어신호를 메모리(10)에 출력하는 어드레스생성기(20)로 구성된다.
상기와 같이 구성된 종래의 수신버퍼의 제어장치는 입력되는 비디오 스트림의 전송율이 높을 경우에 정보량의 변화를 흡수하지 못하는 경우가 발생하는 문제점이 있었다.
여기서, 상기 비디오 전송율이 60Mbps인 경우 최대 동작 주파수는 약42MHz정도이다.
만약, 상기 비디오 전송율이 120Mbps인 경우 초당 15Mbyte로 데이터가 입력이 되어, 1/30초당 0.5Mbyte씩 입력이 된다.
엠펙-2 비디오의 경우 정보량 발생이 가장 많은 1픽쳐(picture)의 경우 평균 전송율의 약5배인 2.5Mbyte의 정보가 발생하고, 이 데이터가 1/30초의 시간에 수신버퍼에서 읽어야 하므로 최대 수신버퍼의 동작 주파수는 2.5Mbyte ×30초가 되어 75MHz가 된다. 이는 상기 수신버퍼에서 읽는 경우만을 가정한 것이고 저장부분을 더해서 계산하면 90MHz가 된다.
그러나, 1바이트 단위로 수신버퍼를 제어하는 하드웨어는 90MHz정도의 처리속도에서 안정적인 동작을 보장할 수 없는 문제점이 있었다.
또한, 안정적으로 동작할 수 있는 약 40MHz의 주파수로 수신버퍼를 제어한다면 1/30초 안에 정보 발생량이 많은 1 픽쳐를 디코딩 할 수 없는 문제점이 있었다.
따라서, 본 발명은 상기한 종래 기술에 따른 문제점을 해결하기 위하여 안출한 것으로 본 발명의 목적은, 비디오 스트림이 고전송율로 입력되는 경우 안정적으로 수신버퍼를 제어하여 정보량의 변화를 흡수하고 수신버퍼 다음단의 처리가 용이하도록 한 수신버퍼의 제어장치를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 수신버퍼의 제어장치의 특징은, 비디오 스트림 신호를 저장하는 메모리와, 1바이트씩 입력되는 비디오 스트림 신호를 3바이트씩 변환하여 메모리 및 다음단으로 출력하고 밸리드 신호를 출력하는 3바이트정렬기와, 리드_요구 신호를 입력받아 상기 3바이트정렬기로부터 출력되는 신호를 메모리의 제어신호로 출력하는 어드레스생성기로 구성된다.
도 1은 종래기술에 따른 수신버퍼의 제어장치의 구성블록도,
도 2는 본 발명에 따른 수신버퍼의 제어장치의 구성블록도,
도 3은 도 2의 3바이트정렬기의 상세 구성블록도,
도 4는 도 2의 어드레스생성기의 상세 구성블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
50 : 3바이트정렬기, 50-1 : 시프트레지스터,
50-2 : 싱크검출기, 50-3 : 바이트카운트,
50-4 : OR게이트, 50-5 : D플립플롭1,
50-6 : D플립플롭2, 60 : 어드레스생성기,
60-1 : 저장어드레스발생기, 60-2 : AND게이트,
60-3 : 읽기어드레스발생기, 60-4 : 셀렉터부,
60-5 : D플립플롭3, 60-5 : 제어신호발생기.
이하, 본 발명에 따른 수신버퍼의 제어장치의 바람직한 실시예를 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 2는 본 발명에 따른 수신버퍼의 제어장치의 구성블록도이고, 도 3은 도 2의 3바이트정렬기의 상세 구성블록도이며, 도 4는 도 2의 어드레스생성기의 상세구성블록도이다.
도 2에 도시된 바와 같이, 비디오 스트림 신호를 저장하는 메모리(40)와, 1바이트(byte)씩 입력되는 비디오 스트림 신호를 3바이트씩 변환하여 메모리(40) 및 다음단으로 출력하고 밸리드(valid) 신호를 출력하는 3바이트정렬기(50)와, 리드_요구(Read_Request) 신호를 입력받아 상기 3바이트정렬기(50)로부터 출력되는 신호를 메모리(40)의 제어신호로 출력하는 어드레스생성기(60)로 구성된다.
상기 3바이트정렬기(50)를 도 3를 참조하여 상세히 살펴보면, 입력되는 비디오 스트림 1바이트의 데이터를 3바이트의 데이트(시프트레지스터의 값 = 0×"000001")로 변환시키는 시프트레지스터(50-1)와, 상기 시프트레지스터(50-1)로부터 출력되는 3바이트의 데이트 값이 0×"000001"인지를 검사하여 맞으면 스타트_코드(start_code)를 생성하는 싱크검출기(50-2)와, 상기 싱크검출기(50-2)로부터 출력된 스타트_코드가 활성화 되면 0이되고 순차적으로 증가하여 3이되면 다시 0의 값을 갖는 바이트카운터(50-3)와, 상기 싱크검출기(50-2)와 바이트카운터(50-3)로부터 출력되는 신호를 논리합하여 상기 어드레스생성기(60)의 저장 어드레스 증가 신호인 라이트(write)를 발생하는 OR게이트(50-4)와, 상기 OR게이트(50-4)로부터 출력되는 라이트 신호를 인가받고 그 인가받은 라이트신호가 활성화 되었을 때 상기 시프트레지스터(50-1)에서 출력되는 비디오 스트림 3바이트를 입력 받아 버퍼(미도시)의 저장 데이터로 출력하는 DFF(D플립플롭)1(50-5)과, 상기 OR게이트(50-4)로부터 출력되는 라이트 신호를 버퍼 다음단에서 리드(read)가 가능함을 알려주는 인에이블(enable) 신호로 작용할 수 있도록 반전시켜 입력하고 후단의 어드레스생성기(60)의 제어 신호를 생성하기 위해 소요되는 한 클럭의 시간적 지연을 시키기 위해 밸리드(valid) 신호를 출력하는 DFF(D플립플롭)2(50-6)로 구성된다.
상기 어드레스생성기(60)를 도 4를 참조하여 상세히 살펴보면, 상기 3바이트정렬기(50)의 OR게이트(50-4)로부터 출력되는 라이트 신호를 입력받아 순차적으로 값을 증가시킴과 동시에 라이트 어드레스 신호를 출력하고 라이트 신호가 없을 경우에는 현재 값을 유지하도록 하는 저장어드레스발생기(60-1)와, 상기 3바이트정렬기(50)의 OR게이트(50-4)로부터 출력되는 라이트 신호를 반전시켜 입력받고 리드_요구(Read_Req) 신호와 논리곱하여 리드 신호를 출력하는 AND게이트(60-2)와, 상기 AND게이트(60-2)로부터 출력되는 리드 신호를 입력받아 라이트 신호가 비활성화 될 때만 순차적으로 값을 증가시키고 리드 어드레스 신호를 출력하는 읽기어드레스발생기(60-3)와, 상기 저장어드레스발생기(60-1)에서 출력되는 라이트 어드레스와 상기 읽기어드레스발생기(60-3)에서 출력되는 리드 어드레스를 각각 입력받아 라이트 신호가 활성화 되어 있을 때는 상기 저장어드레스발생기(60-1)에서 출력되는 라이트 어드레스를 셀렉터하여 출력하고 그 외의 경우에는 상기 읽기어드레스발생기(60-3)에서 출력되는 리드 어드레스를 셀렉터하여 출력하는 셀렉터부(60-4)와, 상기 셀렉터부(60-4)에서 출력되는 라이트/리드 신호를 한 클럭의 시간 지연과 동일한 시간에 출력하는 DFF(D플립플롭)3(60-5)과, 상기 저장어드레스발생기(60-1)에서 출력되는 라이트 어드레스와 상기 읽기어드레스발생기(60-3)에서 출력되는 리드 어드레스를 각각 입력받아 라이트 신호가 활성화 되어 있을 때는 상기 저장어드레스발생기(60-1)에서 출력되는 라이트 어드레스의 상위 2비트를 입력받아 /CS와 /WE를 출력하고 라이트 신호가 비활성화 되어 있을때는 상기 읽기어드레스발생기(60-3)에서 출력되는 리드 어드레스를 입력받아 /CS와 /OE를 출력하는 제어신호발생기(60-6)로 구성된다.
상기와 같이 구성된 수신버퍼의 제어장치의 동작을 설명하면 다음과 같다.
먼저, 입력되는 비디오 스트림 1바이트의 데이터는 3바이트정렬기(50)에 입력되어 3바이트의 비디오 스트림 데이터로 출력된다.
이때, 상기 3바이트의 비디오 스트림 데이터의 일부는 메모리(40) 저장되고, 그 외의 신호는 후단으로 출력된다.
또한, 상기 어드레스생성기(60)는 입력되는 리드_요구 신호에 따라 상기 3바이트정렬기(50)에서 출력되는 신호는 메모리(40)의 제어신호로 출력된다.
상기 3바이트정렬기(50) 및 어드레스생성기(60)의 동작을 상세히 설명하면 다음과 같다.
먼저, 1바이트의 비디오 스트림 데이터는 시프트레지스터(50-1)를 거치면서 3바이트의 비디오 스트림 데이터(시프트레지스터의 값 = 0×"000001")로 변환되어 싱크검출기(50-2)로 출력된다.
상기 싱크검출기(50-2)는 시프트레지스터(50-1)에서 출력되는 값이 0×"000001"인지를 검사하여 맞으면 스타트_코드(start_code)를 생성한다.
여기서, 상기 스타트_코드가 활성화되면 바이트카운트(50-3)는 0이되고, 순차적으로 증가하여 3이되면 다시 0의 값을 갖는다.
즉, 바이트카운터의(50-3) 값은 0, 1, 2의 값만을 갖게 된다.
상기 바이트카운터(50-3)의 값이 2가 될 때 발생된 신호는 스타트_코드와 OR게이트(50-4)에서 논리합되어 어드레스생성기(60)의 저장어드레스발생기(60-1) 증가 신호인 라이트(write)신호를 발생한다.
또한, D플립플롭1(50-5)은 라이트 신호가 활성화 되었을 때 시프트레지스터(50-2)의 값을 입력 받아 버퍼의 저장 데이터를 출력한다.
그리고, 상기 OR게이트(50-4)에서 발생된 라이트 신호는 버퍼부 다음 단에서 리드(read)가 가능함을 알려주는 인에이블(enable) 신호로 작용할 수 있도록 반전되어 D플립플롭2(50-6)에 입력이 된다.
상기 D플립플롭2(50-6)는 후단의 어드레스생성기(60)의 제어 신호 생성하기 위해 소요되는 한 클럭의 시간적 지연을 위하여 사용한다.
한편, 상기 OR게이트(50-4)에서 발생된 라이트 신호가 어드레스생성기(60)의 저장어드레스발생기(60-1)에 입력되면 상기 저장어드레스발생기(60-1)는 순차적으로 값을 증가시키고, 라이트 신호가 없을 경우에는 현재의 값을 유지하도록 한다.
그리고, AND게이트(60-2)는 라이트 반전신호와 리드_요구 신호가 논리곱되어 리드 신호를 읽기어드레스발생기(60-3)로 출력한다.
상기 읽기어드레스발생기(60-3)는 버퍼 후단에서 리드 신호인 리드_에스티비(read_stb)신호가 활성화되고 라이트 신호가 비활성화 될 때만 순차적으로 값을 증가시킨다.
그리고, 상기 저장어드레스발생기(60-1)에서 출력되는 라이트 어드레스와 상기 읽기어드레스발생기(60-3)에서 출력되는 리드 어드레스는 셀렉터부(60-4)로 입력된다.
이때, 상기 셀렉터부(60-4)는 라이트 신호가 활성화 되어 있을때는 저장어드레스를, 그 외의 경우에는 읽기 어드레스를 선택하여 D플립플롭3(60-5)으로 출력한다.
또한, 상기 저장어드레스발생기(60-1)에서 출력되는 라이트 어드레스와 상기 읽기어드레스발생기(60-3)에서 출력되는 리드 어드레스는 제어신호발생기(60-6)로 입력된다.
상기 제어신호발생기(60-6)는 라이트 신호가 활성화 되어 있을 경우에는 저장을 위하여 저장 어드레스의 상위 2비트를 입력받아 /CS와 /WE신호를 활성화 시키고 /OE신호는 비활성화 시킨다.
그리고 상기 제어신호발생기(60-6)는 라이트 신호가 비활성화 되어 있을때는 읽기 어드레스를 입력 받아 /CS와 /OE신호를 활성화 시키고 /WE신호는 비활성화 시킨다.
즉, 라이트신호가 활성화 되어 있는 동안만 버퍼에 저장을 하고 그 외의 경우에는 읽기를 수행한다.
상기한 바와 같이 본 발명에서는 입력되는 비디오 스트림의 전송율이 높아도 1바이트로 버퍼를 제어하지 않고 3바이트로 정렬하여 버퍼를 제어하므로 처리 주파수를 1/3으로 낮출 수 있어 동작의 안정성을 확보 할 수 있고, 버퍼의 데이터를 읽을 때 평균 전송율보다 많은 데이터를 한 화면을 처리하기 위해 주어진 시간 내에 처리 할 수 있다.
또한, 저장하는 시간을 제외한 시간에는 읽기를 수행할 수 있어 수신버퍼의 정보량 변동 흡수 기능이 효율적이다.
특히, 비디오 스트림의 세부 시작점인 0×"000001"에서부터 처리를 시작하는 버퍼 후단의 처리부에 전달되는 데이터가 버퍼에 저장되는 시점부터 세부 시작점인 0×"000001"로부터 시작되는 3바이트로 정력되어 있으므로 버퍼 후단의 처리 효율을 높일 수 있다.
Claims (3)
- 비디오 스트림 신호를 저장하는 메모리와;1바이트씩 입력되는 비디오 스트림 신호를 3바이트씩 변환하여 메모리 및 다음단으로 출력하고 밸리드 신호를 출력하는 3바이트정렬기와;리드_요구 신호를 입력받아 상기 3바이트정렬기로부터 출력되는 신호를 메모리의 제어신호로 출력하는 어드레스생성기로 구성된 것을 특징으로 하는 수신버퍼의 제어장치.
- 제 1 항에 있어서,상기 3바이트정렬기는 입력되는 비디오 스트림 1바이트의 데이터를 3바이트의 데이트로 변환시키는 시프트레지스터와;상기 시프트레지스터로부터 출력되는 3바이트의 데이트 값이 맞으면 스타트_코드를 생성하는 싱크검출기와;상기 싱크검출기로부터 출력된 스타트_코드가 활성화 되면 0이되고 순차적으로 증가하여 3이되면 다시 0의 값을 갖는 바이트카운터와;상기 싱크검출기와 바이트카운터로부터 출력되는 신호를 논리합하여 상기 어드레스생성기의 저장 어드레스 증가 신호인 라이트를 발생하는 OR게이트와;상기 OR게이트로부터 출력되는 라이트 신호를 인가받고 그 인가받은 라이트신호가 활성화 되었을 때 상기 시프트레지스터에서 출력되는 비디오 스트림 3바이트를 입력 받아 버퍼의 저장 데이터로 출력하는 D플립플롭1과;상기 OR게이트로부터 출력되는 라이트 신호를 버퍼 다음단에서 리드가 가능함을 알려주는 인에이블 신호로 작용할 수 있도록 반전시켜 입력하고 후단의 어드레스생성기의 제어 신호를 생성하기 위해 소요되는 한 클럭의 시간적 지연을 시키기 위해 밸리드 신호를 출력하는 D플립플롭2로 구성된 것을 특징으로 하는 수신버퍼의 제어장치.
- 제 1 항에 있어서,상기 어드레스생성기는 3바이트정렬기의 OR게이트로부터 출력되는 라이트 신호를 입력받아 순차적으로 값을 증가시킴과 동시에 라이트 어드레스 신호를 출력하고 라이트 신호가 없을 경우에는 현재 값을 유지하도록 하는 저장어드레스발생기와;상기 3바이트정렬기의 OR게이트로부터 출력되는 라이트 신호를 반전시켜 입력받고 리드_요구 신호와 논리곱하여 리드 신호를 출력하는 AND게이트와;상기 AND게이트로부터 출력되는 리드 신호를 입력받아 라이트 신호가 비활성화 될 때만 순차적으로 값을 증가시키고 리드 어드레스 신호를 출력하는 읽기어드레스발생기와;상기 저장어드레스발생기에서 출력되는 라이트 어드레스와 상기 읽기어드레스발생기에서 출력되는 리드 어드레스를 각각 입력받아 라이트 신호가 활성화 되어 있을 때는 상기 저장어드레스발생기에서 출력되는 라이트 어드레스를 셀렉터하여 출력하고 그 외의 경우에는 상기 읽기어드레스발생기에서 출력되는 리드 어드레스를 셀렉터하여 출력하는 셀렉터부와;상기 셀렉터부에서 출력되는 라이트/리드 신호를 한 클럭의 시간 지연과 동일한 시간에 출력하는 D플립플롭3과;상기 저장어드레스발생기에서 출력되는 라이트 어드레스와 상기 읽기어드레스발생기에서 출력되는 리드 어드레스를 각각 입력받아 라이트 신호가 활성화 되어 있을 때는 상기 저장어드레스발생기에서 출력되는 라이트 어드레스의 상위 2비트를 입력받아 /CS와 /WE를 출력하고 라이트 신호가 비활성화 되어 있을때는 상기 읽기어드레스발생기에서 출력되는 리드 어드레스를 입력받아 /CS와 /OE를 출력하는 제어신호발생기로 구성된 것을 특징으로 하는 수신버퍼의 제어장치.
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| KR20020000389A true KR20020000389A (ko) | 2002-01-05 |
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