KR200151320Y1 - 다중출력발진회로 - Google Patents

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KR200151320Y1 KR2019960044420U KR19960044420U KR200151320Y1 KR 200151320 Y1 KR200151320 Y1 KR 200151320Y1 KR 2019960044420 U KR2019960044420 U KR 2019960044420U KR 19960044420 U KR19960044420 U KR 19960044420U KR 200151320 Y1 KR200151320 Y1 KR 200151320Y1
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 고안은 상이한 분주비를 갖는 다수의 분주기로 구성된 다채널분주기를 설치하고서 신호입력에 따라 전압제어발진기로부터의 발진주파수에 대한 분주비를 선택적으로 처리하여 위상비교기로 피드백입력되는 발진주파수를 가변시킴으로써 복수의 발진주파수를 출력할 수 있도록 된 다중출력발진회로에 관한 것으로, 기준(FS)신호와 피드백되는 신호의 위상을 비교하여 위상차를 검출하는 위상비교부
(10)와, 상기 위상비교부(10)에서 출력된 신호의 저역성분만을 추출하는 저역통과필터(12), 상기 저역통과필터(12)에서 출력된 전압신호에 따라 발진주파수신호로서 클럭신호를 출력하는 전압제어발진기(14) 및, 제어수단(22)의 제어동작에 따라 상기 전압제어발진기(14)에서 주파수 승산한 만큼 상기 전압제어발진기(14)의 출력주파수를 분주하여 상기 위상비교기(10)로 피드백 입력하는 분주수단을 구비한 PLL회로에 있어서, 상기 분주수단은 상기 제어수단(22)으로부터 클럭신호 및 동작상태를 제어하는 인에이블 신호를 각각 인가받음과 아울러 서로 다른 분주비를 가지는 다수의 분주기(30a-30n)와, 상기 분주기(30a-30n)로부터 분주 동작에 따른 소정의 주파수로 분주된 출력신호를 각각 인가받고, 그 출력신호에 따라 상기 전압제어발진기(14)의 출력 주파수를 분주하는 D 플립플롭(32a-32n)을 포함하여 구성된다.

Description

다중출력발진회로{PHASE LOCKED LOOP CIRCUIT HAVING MULTIFUL OUTPUT SIGNA}
본 고안은 다중출력발진회로에 관한 것으로, 보다 상세하게는 PLL(PHASE LOCKED LOOP)회로를 이용하여 복수개의 발진주파수를 출력할 수 있도록 된 다중출력발진회로에 관한 것이다.
일반적으로, PLL회로는 도 1에 도시된 바와 같이 기준(FS)신호와 피드백되는 신호의 위상을 비교하여 위상차를 검출하는 위상비교부(10)와, 상기 위상비교부
(10)에서 출력된 신호의 저역성분만을 추출하는 저역통과필터(LPF;Low Pass Filter)(12), 상기 저역통과필터(12)에서 출력된 전압신호에 따라 발진주파수신호로서 클럭신호(CLK)를 출력하는 전압제어발진기(14) 및, 상기 제어부(도시 생략)로부터 인가되는 클럭신호에 기초하여 상기 전압제어발진기(14)의 출력주파수를 분주하여 상기 위상비교부(10)로 피드백(feedback) 입력하는 분주기(16)로 구성된다.
이러한 PLL회로는 전압제어발진기(14)로부터 출력되는 발진주파수를 분주하여 위상비교부(10)로 피드백시키는 과정에서 상기 분주기(16)의 분주비가 항상 일정하게 고정되어 있기 때문에 상기 분주기(16)에서 분주되어 상기 위상비교부(10)로 인가되는 발진주파수는 항상 일정하게 된다. 따라서, 복수의 발진주파수 및/또는 클럭신호를 요구하는 시스템의 경우에는 그 시스템에서 요구되는 발진주파수마다 그에 따른 PLL회로를 개별적으로 구비하여야 하는 바, 그러한 시스템에서는 회로설계의 감소화나 제품단가의 절감을 위해서 단일개의 PLL회로로서 복수의 발진주파수를 출력할 수 있도록 된 PLL회로의 개발이 요망되고 있는 실정이다.
이에 본 고안은 상기한 사정을 감안하여 이루어진 것으로, 상이한 분주비를 갖는 다수의 분주기로 구성된 다채널분주기를 설치하고서 신호입력에 따라 전압제어발진기로부터의 발진주파수에 대한 분주비를 선택적으로 처리하여 위상비교기로 피드백입력되는 발진주파수를 가변시킴으로써 복수의 발진주파수를 출력할 수 있도록 된 다중출력발진회로를 제공함에 그 목적이 있다.
상기한 목적을 실현하기 위한 본 고안에 따르면, 기준신호와 피드백되는 신호의 위상을 비교하여 위상차를 검출하는 위상비교부와, 상기 위상비교부에서 출력된 신호의 저역성분만을 추출하는 저역통과필터, 상기 저역통과필터에서 출력된 전압신호에 따라 발진주파수신호로서 클럭신호를 출력하는 전압제어발진기 및, 제어수단의 제어동작에 따라 상기 전압제어발진기에서 주파수 승산한 만큼 상기 전압제어발진기의 출력주파수를 분주하여 상기 위상비교기로 피드백 입력하는 분주수단을 구비한 PLL회로에 있어서, 상기 분주수단은 상기 제어수단으로부터 클럭신호 및 동작상태를 제어하는 인에이블 신호를 각각 인가받음과 아울러 서로 다른 분주비를 가지는 다수의 분주기와, 상기 분주기로부터 분주 동작에 따른 소정의 주파수로 분주된 출력신호를 각각 인가받고, 그 출력신호에 따라 상기 전압제어발진기의 출력 주파수를 분주하는 D 플립플롭을 포함하여 구성된 다중출력발진회로가 제공된다.
상기한 구성으로 이루어진 본 고안에 의하면, 상이한 분주비를 갖는 다수의 분주기로 구성된 다채널분주기를 설치하고서 신호입력에 따라 전압제어발진기로부터의 발진주파수에 대한 분주비를 선택적으로 처리하여 위상비교기로 피드백입력되는 발진주파수를 가변시킬 수 있으므로 단일 PLL회로로부터 복수의 발진주파수를 출력할 수 있게 된다.
도 1은 종래 PLL회로를 설명하는 블럭구성도,
도 2는 본 고안의 일실시예에 따른 다중출력발진회로의 블럭구성을 나타낸 도면,
도 3은 도 2에 도시된 다채널분주기(20)의 구성예를 나타낸 도면,
도 4는 본 고안의 일실시예에 따른 다중출력발진회로에서의 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10:위상비교부, 12:저역통과필터,
14:전압제어발진기, 16:분주기,
20:다채널분주기, 22:제어수단.
이하, 첨부되어진 도면을 참조하여 본 고안의 실시예를 상세하게 설명한다.
도 2는 본 고안의 일실시예에 따른 다중출력발진회로의 블럭구성을 나타낸 도면으로서, 상술되어진 도 1의 구성요소와 동일한 기능을 수행하는 구성요소에 대해서는 도 1에서와 동일한 참조번호를 부여하고 그에 따른 상세한 설명은 생략하기로 한다.
동 도면에 도시된 바와 같이, 본 고안은 제어수단(22)으로부터 인가되는 시스템클럭신호(SCK)와 인에이블신호(ENA)에 기초하여 상기 전압제어발진기(14)에서 주파수 승산한 만큼 상기 전압제어발진기(14)의 출력주파수를 분주하여 임의의 분주비로 분주하여 상기 위상비교부(10)로 피드백 입력하는 다채널분주기(20), 즉 분주수단을 갖추어 구성된다.
그리고, 상기 다채널분주기(20)는 도 3에 도시된 바와 같이, 서로 다른 분주비를 갖는 즉, 1/2,1/4,---,1/2N의 분주비를 갖는 분주기(30a,30b,---,30n)가 설치되고, 그 분주기(30a,30b,---,30n)에는 D-플립플롭(32a,32b,---,32n)이 대응적으로 연결되어 있으며, 상기 제어수단(22)으로부터 출력된 시스템 클럭신호(SCK)와 인에이블신호(ENA1,ENA2,ENAn)가 상기 분주기(30a,30b,---,30n)로 입력되는 상태에 의해 상기 분주기(30a,30b,---,30n)중 특정 분주기만이 인에이블상태로 되어 상기 D플립플롭(32a,32b,---,32n)으로 소정의 분주신호를 인가한다.
이에, 상기 D플립플롭은 클럭단자를 통해 입력된 상기 분주기로부터의 분주신호에 기초하여 상기 전압제어발진기(14)로부터 출력되는 출력주파수(즉, VCO발진전압)에 대한 분주동작을 수행한 다음 그에 따른 출력펄스를 상기 위상비교기(10)로 피드백 시킨다.
이하, 첨부되어진 도 4에 도시된 타이밍도를 참조하여 본 고안의 일실시예에 따른 다중출력발진회로의 동작을 상세하게 설명한다.
첨부되어진 도 4의 (A)는 상기 제어수단(22)으로부터 출력되어 상기 분주기(30a,30b,---,30n)로 입력되는 클럭신호에 대한 타이밍도이고, (B)는 상기 위상비교부(10)에서의 기준주파수에 대한 타이밍도이다.
우선, 상기 제어수단(22)이 상기 1/2분주기(30a)로 인에이블신호(ENA1)를 인가하면 그로 인해 상기 1/2분주기(30a)가 인에이블 상태가 되며, 이에 상기 1/2분주기(30a)는 상기 제어수단(22)으로부터 입력된 클럭신호에 대한 1/2분주를 수행하여 그에 따른 분주신호를 상기 D플립플롭(32a)으로 인가한다. 이어, 상기 D플립플롭(32a)는 클럭단으로 입력된 분주신호에 기초하여 상기 전압제어발진기(14)로부터 출력된 신호에 대한 분주동작을 수행하여 도 4의 (C)에 도시된 바와 같이 분주펄스신호로서 발진주파수신호를 상기 위상비교부(10)로 피드백입력시킨다. 따라서, 상기 위상비교부(10)는 상기 다채널분주기(20)의 D플립플롭(32a)으로부터 피드백되어진 분주펄스(OUT1)와 상기 기준주파수신호(fs)를 비교하여 그에 따른 위상차신호를 상기 저역통과필터(12)로 출력하며, 상기 저역통과필터(12)는 해당 신호에 대한 저역성분만을 추출한 다음 그에 따른 전압신호를 상기 전압제어발진기(14)로 인가하는데, 이때 상기 전압제어발진기(14)로부터는 도 4의 (D)에 도시된 바와 같은 발진주파수신호로서 클럭신호(CK1)가 출력된다.
이와는 다른 경우로, 상기 제어수단(22)이 상기 1/4분주기(30b)로 인에이블신호(ENA2)를 인가하면, 그로 인해 상기 1/4분주기(30b)가 인에이블상태가 되며, 이에 상기 1/4분주기(30b)가 상기 제어수단(22)으로부터 입력된 클럭신호에 대한 1/4분주를 수행하여 그에 따른 분주신호를 상기 D플립플롭(32b)으로 인가한다. 이어, 상기 D플립플롭(32b)는 클럭단으로 입력된 분주신호에 기초하여 상기 전압제어발진기(14)로부터 출력된 신호에 대한 분주동작을 수행하여 도 4의 (E)에 도시된 바와 같은 분주펄스를 상기 위상비교부(10)로 피드백입력시킨다. 따라서, 상기 위상비교부(13)는 상기 다채널분주기(20)의 D플립플롭(32b)으로부터 피드백되어진 분주펄스(OUT2)와 상기 기준주파수신호(fs)를 비교하여 그에 따른 위상차신호를 상기 저역통과필터(12)로 출력하며, 상기 저역통과필터(12)는 해당 신호에 대한 저역성분만을 추출하여 그에 따른 전압신호를 상기 전압제어발진기(14)로 인가하는데, 이때 상기 전압제어발진기(14)로부터는 도 4의 (F)에 도시된 바와 같은 발진주파수신호로서 클럭신호(CK2)가 출력된다.
상술되어진 경우에서 설명되어진 바와 같이, 상기 D플립플롭(32a,32b,---,32n)으로 동일한 VCO발진전압이 인가되는 상태에서 그 D플립플롭(32a,32b,---,32n)의 클럭단자로 입력되는 1/2,1/4,---,1/2N에 대한 분주신호에 기초하여 상기 D플립플롭(32a,32b,---,32n)가 각기 다른 분주비로 분주동작을 수행함으로써 상기 D플립플롭(32a,32b,---,32n)에서는 각각 1/2분주된 분주펄스와 1/4분주된 분주펄스 및 1/2N분주된 분주펄스가 출력되어 상기 위상비교기(10)로 피드백입력된다.
따라서, 상기 전압제어발진기(14)를 통해서는 다수의 발진주파수신호로서 클럭신호가 출력되어진다.
이상 설명한 바와 같이 본 고안의 일실시예에 따른 다중출력발진회로에 의하면, 단일 PLL회로를 통해서 복수의 발진주파수를 출력할 수 있게 됨에 따라 복수의 발진주파수를 요구하는 시스템에서 단일의 PLL회로만으로 상기 시스템에 복수의 발진주파수를 공급할 수 있게 됨으로써 상기 PLL회로를 필요로 하는 소정 시스템에 대한 생산비용을 절감할 수 있을 뿐 아니라 제조공정을 단순화시킬 수 있게 된다.

Claims (2)

  1. 기준(FS)신호와 피드백되는 신호의 위상을 비교하여 위상차를 검출하는 위상비교부(10)와, 상기 위상비교부(10)에서 출력된 신호의 저역성분만을 추출하는 저역통과필터(12)와, 상기 저역통과필터(12)에서 출력된 전압신호에 따라 발진주파수신호로서 클럭신호를 출력하는 전압제어발진기(14) 및, 상기 전압제어발진기(14)에서 주파수 승산한 만큼 상기 전압제어발진기(14)의 출력주파수를 분주하여 상기 위상비교기(10)로 피드백 입력하는 분주수단을 구비한 PLL회로에 있어서;
    상기 분주수단은,
    전체동작을 제어하는 제어수단으로부터 클럭신호 및 동작상태를 제어하는 인에이블 신호를 인가받고, 상기 전압제어발진기(14)의 출력주파수를 소정 비율로 분주하기 위하여 서로 다른 분주비를 가지는 적어도 하나 이상의 분주기(30a-30n)와,
    상기 분주기(30a-30n)의 분주 동작에 따라 각각 소정의 주파수로 분주된 출력신호를 인가받고, 상기 출력신호에 따라 상기 전압제어발진기(14)의 출력 주파수를 상기 분주비중 어느 하나의 선택된 분주비에 따라 분주하고, 상기 분주된 출력신호를 상기 위상비교부(10)로 피드백 입력하는 D 플립플롭(32a-32n)을 포함하는 것을 특징으로 하는 다중출력발진회로.
  2. 제 1 항에 있어서, 상기 분주기(30a∼30n)는 상기 제어수단의 인에이블 신호에 따라 어느 하나의 분주기가 선택/동작되는 것을 특징으로 하는 다중출력발진회로.
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* Cited by examiner, † Cited by third party
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KR100449631B1 (ko) * 2002-06-21 2004-09-22 삼성전기주식회사 다중출력 수정발진기
KR100738345B1 (ko) 2005-12-14 2007-07-12 주식회사 대우일렉트로닉스 클럭 발생 장치 및 방법

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