KR20010112294A - 헬륨 지원 에칭을 이용한 반도체 제조 방법 - Google Patents

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롤페스 요하네스 게라투스 알베르투스
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Abstract

본 발명에 따르면, 선택도를 저하시키지 않고 칩 내에 거의 90°의 측벽을 갖는 구조체를 형성할 수 있는 고도로 선택적인 에칭 공정을 이용하여 반도체 칩 제조 방법을 향상시킨다. 본 발명의 일실시예에 따르면, 얇은 산화물 상에 형성된 기판을 갖는 반도체 칩을 에칭하는데 에칭 기체 및 불활성 기체로부터 발생된 플라즈마가 사용된다. 상기 칩은, 에칭 기체 화학물(chemistry)과 결합될 때 높은 산화물 선택도를 얻을 수 있는 플라즈마 파워 및 에칭 압력에서 에칭된다. 에칭 기체와 동시에 공급된 불활성 기체는, 에칭 기체의 선택도를 저하시키지 않고 에칭될 때 기판의 프로파일의 거의 수직인 측벽 프로파일을 유지할 수 있도록 한다.

Description

헬륨 지원 에칭을 이용한 반도체 제조 방법{SEMICONDUCTOR MANUFACTURE USING HELIUM-ASSISTED ETCH}
최근 반도체 산업은 회로 밀도 및 복잡도를 크게 증가시키고 전력 소비 및 패키지 크기를 크게 감소시키는 기술적 진보를 이루어 왔다. 현재의 반도체 기술에 의하면, 수백만 개의 트랜지스터를 구비하여, 비교적 소형의 공랭식 반도체 디바이스 패키지에 패키지되며, 초당 수백만 개의 명령을 처리할 수 있는 속도를 갖는 단일 칩 마이크로프로세서가 가능하다. 이러한 기술적 진보는 증가된 제조 공정의 복잡도 및 반도체 웨이퍼의 신뢰도, 속도 및 일관성을 포함하는 보다 높은 성능 표준과 결합된다. 반도체 웨이퍼 제조 공정이 보다 복잡해지고, 이러한 웨이퍼에 대한 제품 성능 표준이 증가함에 따라, 이들 웨이퍼 제조 방법은 더욱 중요하게 된다. 개별 칩이 기능적인 것도 중요하지만, 칩의 뱃치(batches of chips)가 일관적으로 동작하여 성능 표준을 만족시키는 것도 중요하다. 또한, 기술이 진보함에따라, 하이테크 웨이퍼(high tech wafer) 제조 비용이 증가한다. 웨이퍼의 비용이 증가하면, 웨이퍼에 결함이 발생하여 수리하거나 폐기해야 하는 경우 손실이 커진다.
반도체 웨이퍼를 제조하는 한가지 일반적인 방법 에칭 공정을 이용하여 웨이퍼 상에 구조체를 형성하여 수정하는 단계를 포함한다. 한가지 특정한 에칭 애플리케이션은 게이트 전극과 같은 측벽 프로파일을 갖는 구조를 형성하는 것을 포함한다. 칩으로부터 원하는 성능 레벨을 달성하기 위해 거의 90°프로파일을 획득하는 것이 중요하다. 그러나, 이러한 프로파일은, 얇은 게이트 산화물을 갖는 깊은 서브미크론 게이트 구조체의 형성에서와 같이 많은 애플리케이션에 있어서, 달성하기가 어렵다. 비정질 Si 또는 폴리-Si 게이트 에칭 프로세스와 같은 공정에서 깊은 서브미크론 게이트 구조체를 에칭할 때, 얇은 게이트 산화물까지 에칭하는 것을 회피하는 것이 중요하다.
게이트 에칭 프로파일을 개선하는데 많은 방법들이 이용되어 왔다. 깊은 서브미크론 게이트 구조체를 에칭하는 한가지 방법은 얇은 게이트 산화물까지 에칭하지 않는 고 선택적(selective high) Si/SiO2에칭 공정의 적용을 포함한다. 그러나, 상기 고 선택적 Si/SiO2에칭은, 에칭으로부터의 결과적인 프로파일이 빈번히 테이퍼되어(tapered), 상기 구조체의 성능에 손실을 가져올 수 있다는 문제점이 있다. 고 선택적 Si/SiO2에칭과 함께 사용되는 다른 방법은 테이퍼형 프로파일을 개선하기 위해 높은 Cl2유체(flow)를 인가하는 것이다. 상기 높은 Cl2유체의 추가는프로파일을 향상시킬 수는 있지만, Si/SiO2에칭 선택도의 열화를 포함하는 단점이 있다. 예를 들면, Cl2유체의 추가는 마이크로트렌칭(microtrenching) 문제 및 에칭 측벽을 심각한 수준으로 거칠어지게 할 수 있다. 에칭 반도체 구조와 관련된 상기 및 다른 문제는 신뢰성 있는 반도체 웨이퍼를 일관성 있게 제조할 수 있는 능력을 방해한다.
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것으로, 특히 반도체 칩을 에칭하는 기술을 이용한 반도체 디바이스 및 그 제조 방법에 관한 것이다.
본 발명은 첨부한 도면과 함께 후술하는 본 발명의 다양한 실시예들의 상세한 설명을 고찰함으로서 보다 완벽하게 이해될 수 있을 것이다.
도 1은 본 발명의 일실시예와 함께 사용하기 위한, 얇은 산화물 상에 형성된 기판을 구비한 반도체 칩을 도시한 도면.
도 2는 본 발명의 일실시예에 따른, 기판에 공급된 에칭 기체 및 불활성 기체를 갖는 도 1의 반도체 칩을 도시한 도면.
도 3은 본 발명의 다른 실시예에 따른, 에칭 처리된 도 2의 반도체 칩을 도시한 도면.
도 4는 본 발명의 또 다른 실시예에 따른, 반도체 칩의 처리과정을 도시한흐름도.
본 발명은 다양한 수정 및 변형이 이루어질 수 있지만, 그 상세는 도면에서 예를 통해 도시되었으며, 상세히 후술한다. 그러나, 본 발명은 개시된 특정 실시예들에 한정되지 않음에 유의하라. 오히려, 본 발명은 첨부된 청구항들에 의해 규정된 본 발명의 정신 및 범주 내의 모든 변형들 및 그 상당 수준을 커버한다.
본 발명은 구조체 하부의 재료의 품질을 저하시키지 않으면서, 거의 수직인 프로파일을 갖는 게이트 전극과 같은 구조체 구성을 포함하는 반도체 디바이스 제조 방법에 관한 것이다. 본 발명은 다수의 실시예 및 애플리케이션에 예시되어 있으며, 그 중 일부는 아래에 요약되어 있다.
본 발명의 일실시예에 따르면, 얇은 산화물 상에 형성된 기판을 갖는 반도체 칩이 생성된다. 에칭 기체 및 불활성 기체로부터 플라즈마가 발생하여 칩에 공급되며, 플라즈마가 공급되는 압력, 에칭 기체 화학물(chemistry), 플라즈마 파워는 얇은 산화물에 대해 높은 선택도를 유지할 수 있도록 제공된다. 상기 불활성 기체는, 높은 에칭 선택도를 유지하면서 상기 구조체의 거의 수직인 측벽 프로파일을 얻을 수 있는 비율로 공급된다. 반도체 칩이 에칭되고 기판을 이용하여 구조체가 형성된다.
본 발명의 다른 실시예에 따르면, 반도체 칩은 거의 수직인 적어도 하나의측벽을 갖는 구조체 및 하부의 얇은 산화물을 포함한다. 상기 구조체는 그 구조체 상에 마스크를 패터닝하고 불활성 기체의 분위기에서 고 선택적 에칭 기체로 상기 칩을 에칭함으로서 형성된다. 불활성 기체는 에칭 기체의 선택도를 열화시키지 않으면서 거의 수직인 측벽의 형성을 용이하게 하며, 따라서 얇은 산화물의 에칭을 억제한다.
이상의 본 발명의 요약부는 본 발명의 각각의 예시된 실시예 또는 각각의 모든 구현을 설명하고자 하는 것은 아니다. 하기의 도면들 및 상세한 설명이 이들 실시예들을 보다 잘 예시할 것이다.
본 발명은 많은 상이한 유형의 반도체 디바이스에 적용가능하며, 거의 수직인 측벽을 갖는 구조체의 형성을 요구하거나 그러한 구조체로부터 이득을 얻는 디바이스에 특히 적합한 것으로 나타났다. 본 발명은 반드시 그러한 디바이스에 한정되는 것은 아니며, 이러한 환경을 이용하는 다양한 예들의 논의를 통하여 본 발명의 다양한 측면들을 알 수 있을 것이다.
본 발명의 일실시예와 관련하여, 종래의 에칭 기체가 반도체 칩 기판을 에칭하기 위해 공급될 때, 헬륨과 같은 불활성 기체를 추가하면, 에칭 공정 동안 기판으로부터 형성된 구조체의 측벽 프로파일을 향상시킬 수 있다. 또한, 불활성 기체는 칩 내에 위치된 산화물과 같은 재료에 대해 양호한 에칭 선택도를 유지하면서 프로파일을 향상시킨다.
본 발명의 일실시예에 따르면, 얇은 산화물 상에 형성된 기판을 갖는 반도체 칩이 에칭된다. 도 1은 얇은 게이트 산화물층(110) 상에 형성된 기판(120) 및 기판(120)의 일부 상에 형성된 마스크(130)를 갖는 칩(100)을 도시하고 있다. 상기 기판은, 예를 들어 폴리실리콘 또는 비정질 실리콘과 같은 게이트 재료를 포함할 수도 있다. 일특정 실시예에서, 기판은 기판(120) 상에 반사 방지(anti-reflective) 코팅을 포함한다.
도 2는 에칭된 도 1의 칩(100)을 도시하고 있다. 플라즈마(230)는 에칭 기체(210) 및 불활성 기체(220)로부터 발생되어, 기판(120)으로 공급된다. 에칭 기체(220)는 예를 들면, 복수의 기체를 포함할 수도 있다. 에칭 기체 및 불활성 기체 공급량과, 플라즈마가 공급되는 플라즈마 파워 및 에칭 압력은 높은 에칭 선택도를 유지하면서 마스크된 부분(140)의 거의 수직인 측벽 프로파일(250)을 얻기에 충분하다. 일실시예에서, 약 5-100 Torr의 에칭 압력, 약 50 내지 400 W의 플라즈마 소스 파워(plasma source power)(플라즈마 밀도를 제어하기 위한), 약 10 내지 200 W의 플라즈마 바이어스 파워(이온에 공급된 에너지를 제어하기 위한)가 거의 수직인 측벽을 얻기에 적절한 상태를 제공한다.
마스크(130)는 기판의 일부(140)를 마스크하고, 기판의 잔존 부분은 도 3에 도시된 바와 같이 에칭된다. 기판의 마스크된 부분(140)으로부터 형성된 구조체(340)는 거의 수직인 측벽(350)을 갖는다. 일실시예에서, 불활성 기체가 존재하는 가운데 얇은 산화물층(110)에 대한 에칭 기체의 선택도는 거의 무한하다. 선택도가 무한하기 때문에, 얇은 산화물층(110)을 에칭하지 않고 구조체(340)를 형성할 수 있으며, 따라서, 고도로 선택적이지 않은 에칭 공정과 관련된 마이크로트렌칭과 같은 문제점들의 유해한 효과를 감소시킬 수 있다. 또한, 불활성 기체는또한 측벽 상에 증착물들을 제거함으로서 상기 구조체를 개선시킬 수 있다.
칩에 에칭 기체 및 불활성 기체를 공급하는 것은 다양한 방식으로 이루어질 수 있다. 예를 들면, 일실시예에서, 칩(100)은 에칭 챔버 내에 위치하며, 상기 기체들은 상기 에칭 챔버에 공급됨으로서 칩에 공급된다. 에칭 기체(210)는 예를 들면, 고 선택적 Si/SiO2에칭 공정에 사용된 통상적인 에칭 기체 화학물(chemistry)을 포함할 수도 있다. 헬륨은 불활성 기체로 공급되어 칩을 에칭하는 고 선택적 Si/SiO2에칭 화학물과 함께 사용될 수 있다. 일실시예에서, 헬륨은 약 25 내지 500 sccm의 체적 유동률(volumetric flow rate)로 공급된다. 다른 실시예에서, 헬륨은 적어도 약 500 sccm의 유동률로 공급된다. 또 다른 실시예에서, 불활성 기체 및 에칭 기체는 칩에 유입되기 전에 혼합된다.
도 3에 있어서, 구조체(340)의 측벽(350)은 수직에 가깝게 도시되어 있다. 일실시예에서, 측벽은 적어도 약 85°의 협각(included angle) θ를 가지며, 다른 실시예에서는 협각이 약 90°이다. 상기 구조체(340)는, 수직 측벽이 테이퍼된 프로파일을 갖는 측벽에 대해 향상된 성능을 나타내기 때문에 유용하다. 도 1 내지 3은 하나의 구조체(340)를 도시하고 있지만, 복수의 구조체들이 칩 상에 형성될 수도 있음을 주지하라. 또한, 상기 칩은 복수의 칩을 갖는 반도체 웨이퍼의 일부일 수도 있으며, 일부 또는 모든 칩들이 유사한 방법으로 형성된 구조체를 가질 수도 있다.
본원에 기재된 에칭 기체 및 불활성 기체의 조합을 이용하여 형성된 구조체는 반도체 디바이스 제조 및 처리에 있어서 다양한 애플리케이션에 이용될 수 있다. 예를 들면, 도 3의 구조체(340)는 트랜지스터와 관련하여 사용된 게이트를 포함할 수도 있다. 일실시예에서, 얇은 산화물(110)은 게이트 산화물이고, 칩(100)은 게이트 근방에 소스 및 드레인 영역과 같은 구조체를 포함한다. 본 발명은 깊은 서브 미크론 게이트 구조체의 형성에 특히 유익하다. 예를 들면, 일실시예에서, 약 0.20 미크론 미만의 폭을 갖는 게이트가 형성된다. 다른 실시예에서는 약 0.15 미크론의 폭을 갖는 게이트가 형성된다. 또 다른 실시예에서는 약 0.15 미크론 미만의 폭을 갖는 게이트가 형성된다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 칩의 예시적인 제조 공정을 도시한 흐름도이다. 블록 410에서, 얇은 산화물층이 반도체 칩 상에 형성된다. 블록 420에서, 산화물층이 형성된 후, 폴리실리콘 또는 비정질 실리콘을 포함하는 게이트 재료와 같은 기판이 산화물 상에 형성된다. 블록 430에서, 마스크 재료가 기판 상에 패터닝되고, 블록 440에서, 칩이 에칭 챔버 내에 위치한다. 예를 들면, 상기 마스크는 상기 칩 상에 하나 이상의 게이트 구조체를 형성하도록 패터닝될 수도 있다. 블록 450에서, 챔버를 진공으로 만들고, 블록 460에서 에칭 기체 및 불활성 기체가 에칭 챔버로 공급되어 플라즈마가 발생된다. 일실시예에서, 에칭 압력은 불활성 기체를 부가하는 동안 거의 일정하게 유지된다. 플라즈마는 에칭되지 않는 마스크된 구조체 상에 거의 수직인 측벽 프로파일을 형성하는 방식으로 마스크되지 않은 기판을 에칭한다. 마스크되지 않은 기판은 얇은 산화물층을 거의 또는 전혀 에칭하지 않으면서 에칭된다. 에칭이 완료된 후, 블록 470에서, 상기 마스크 재료는 칩으로부터 제거된다. 선택적으로, 칩은 어닐링될 수도 있으며 다른 방법으로 더 처리될 수도 있다.
본 발명의 또 다른 실시예에서, 반도체 칩이 제조된다. 상기 칩은 거의 수직인 적어도 하나의 측벽을 갖는 게이트 구조체 및 하부의 얇은 산화물을 포함한다. 상기 게이트 구조체는 상기 구조체 상에 마스크를 패터닝하고 불활성 기체의 존재 하에서 고 선택적 에칭 기체로 상기 구조체를 에칭함으로서 형성된다. 상기 불활성 기체는 에칭 기체의 선택도를 열화시키지 않으면서 거의 수직인 측벽의 형성을 용이하게 한다. 이런 방식으로, 게이트 프로파일은 거의 수직인 측벽을 가지며, 상기 얇은 산화물층은 고 선택적 에칭 공정의 이용 및 유지로 인해 에칭되지는 않는다.
이상 몇몇 특정 실시예를 참조하여 본 발명을 설명하였지만, 당업자라면 첨부한 청구범위에 개시되어 있는 본 발명의 정신 및 범주로부터 벗어나지 않고 많은 변형들이 이루어질 수 있음을 알 수 있을 것이다.

Claims (14)

  1. 얇은 산화물 상에 형성된 기판을 갖는 반도체 칩 제조 방법으로서,
    상기 얇은 산화물에 대한 높은 선택도를 유지하기에 충분한 화학물(chemistry)을 포함하는 에칭 기체를 공급하는 단계와,
    상기 에칭 기체를 공급하는 동안, 상기 높은 에칭 선택도를 유지하면서 상기 에칭된 기판의 거의 수직인 측벽을 얻기에 충분한 양의 불활성 기체를 공급하는 단계와,
    상기 에칭 기체 및 상기 불활성 기체를 이용하여, 플라즈마를 생성하고 반도체 칩을 에칭하며 상기 기판으로부터 구조체를 형성하는 단계
    를 포함하는 반도체 칩 제조 방법.
  2. 제 1 항에 있어서,
    플라즈마를 생성하여 상기 반도체 칩을 에칭하는 단계는 에칭 기체 화학물과 함께 사용될 때 상기 얇은 산화물에 대한 높은 선택도를 유지하기에 충분한 에칭 압력, 플라즈마 소스 파워(plasma source power), 플라즈마 바이어스 파워를 이용하는 단계를 포함하는 반도체 칩 제조 방법.
  3. 제 2 항에 있어서,
    상기 플라즈마 소스 파워는 약 50 내지 400 와트이고, 상기 플라즈마 바이어스 파워는 약 10 내지 200 와트이며, 상기 에칭 압력은 5 내지 100 mTorr인 반도체 칩 제조 방법.
  4. 제 1 항에 있어서,
    상기 에칭 기체는 고 선택적 Si/SiO2에칭 공정에 사용된 기체를 포함하는 반도체 칩 제조 방법.
  5. 제 1 항에 있어서,
    상기 불활성 기체의 유동률(flow rate)은 상기 기판의 적어도 약 85°의 측벽 프로파일을 얻기에 충분한 반도체 칩 제조 방법.
  6. 제 1 항에 있어서,
    상기 플라즈마는 상기 얇은 산화물을 에칭하지 않는 반도체 칩 제조 방법.
  7. 제 1 항에 있어서,
    에칭 기체를 공급하기 전에,
    상기 반도체 칩 상에 실리콘을 갖는 기판을 형성하는 단계와,
    상기 기판 상에 마스크 재료를 패터닝하는 단계와,
    에칭 챔버 내에 상기 칩을 위치시키는 단계를 더 포함하는 반도체 칩 제조 방법.
  8. 제 7 항에 있어서,
    상기 챔버를 진공으로 하는 단계를 더 포함하고,
    불활성 기체를 공급하는 단계는 상기 에칭 압력을 거의 일정하게 유지하는 단계를 포함하는 반도체 칩 제조 방법.
  9. 제 7 항에 있어서,
    상기 기판은 비정질 실리콘을 포함하는 반도체 칩 제조 방법.
  10. 제 7 항에 있어서,
    마스크 재료를 패터닝하는 단계는 상기 기판의 게이트부 상에 마스크 재료층을 형성하는 단계를 포함하는 반도체 칩 제조 방법.
  11. 제 10 항에 있어서,
    상기 반도체 칩을 에칭하는 단계는 상기 마스크 층의 에지로부터 연장되며 상기 마스크 재료층에 거의 수직인 측벽들을 갖는 게이트를 형성하는 단계를 포함하는 반도체 칩 제조 방법.
  12. 제 1 항에 있어서,
    에칭 기체를 공급하는 단계와, 불활성 기체를 공급하는 단계는 상기 불활성 기체를 에칭 기체와 혼합하는 단계를 포함하는 반도체 칩 제조 방법.
  13. 제 1 항에 있어서,
    상기 칩을 에칭하는 단계 다음에 상기 칩을 어닐링하는 단계를 더 포함하는 반도체 칩 제조 방법.
  14. 제 1 항에 있어서,
    상기 불활성 기체를 이용하여 상기 측벽 상의 증착물들을 제거하는 단계를 더 포함하는 반도체 칩 제조 방법.
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