KR20010110915A - 데이터 변복조 회로 - Google Patents

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Abstract

데이터 복변조 회로가 개시된다. 본 발명의 데이터 변복조 회로는 송신된 데이터의 사이즈가 소정의 사이즈에 도달하면, 상기 외부 컴퓨터에 인터럽트 명령을 발생한다. 또한, 본 발명의 데이터 변복조 회로에서는, 내부에 로컬 프로세서와 플래쉬 메모리가 포함되지 않으며, 외부 컴퓨터로부터 발생되는 제어 명령이 버스 라인을 통하여 전송되어, 직접적으로 데이터 송신 경로를 제어한다. 본 발명의 데이터 변복조 회로에 의하면, 전체적으로 데이터의 전송을 위하여 요구되는 메모리 사이즈가 감축될 수 있다. 또한, 블락 단위로 인터럽트가 발생될 수 있으므로, 요구되는 외부 컴퓨터 상의 사이클릭 버퍼의 사이즈가 감소될 수 있다.

Description

데이터 변복조 회로{DATA MODEM CIRCUIT}
본 발명은 데이터 변복조 회로에 관한 것으로서, 특히 통신 선로를 통하여 수신되는 입력 데이터를 변형하여, 다수개의 사이클릭 버퍼를 포함하는 외부 컴퓨터로 송신할 수 있는 데이터 변복조 회로에 관한 것이다.
일반적으로 데이터 변복조 회로는 수신되는 아날로그 데이터를 복조하여, 디지털 데이터로 변환하여 주는 일종의 신호 변환기이다. 위성이나 보통 사용되는 전송선로는 아날로그 데이터의 전송에 알맞도록 설계된다. 따라서, 전송되는 데이터가 디지털 데이터이면, 수신자는 그 원형을 알아보기 어렵게 된다. 그러므로, 통상적인 경우에는 디지털 데이터는 아날로그 데이터로 변조되어 전송된다.
도 1은 종래의 데이터 복변조 회로(100)와 주변 회로를 나타내는 도면이다. 위성이나 통신선로를 통하여 수신되는 아날로그 데이터는 튜너(tuner, 101)와 복조기(demodulator, 103)를 거치면서, 적당한 크기의 디지털 데이터로 복조된다. 복조된 디지털 데이터는 필터/스크램블부(109)에 의하여, 피이에스(PES: Packetized Elementary Stream) 데이터 또는 섹션(Section) 데이터가 된다. 상기 PES 데이터 또는 섹션 데이터들은 디램(113)의 사이클릭 버퍼(Cyclic Buffer)에 각 채널별로 저장된다.
그리고, 하나의 섹션 데이터나 PES 데이터가 완전히 전송된 경우에는, 인터럽트(interrupt) 방식으로 로컬 프로세서(123)에 알려진다. 로컬 프로세서(123)는 인터페이스 로직(115)을 제어하여 디램(113)에 저장되는 데이터를 외부 컴퓨터(117)의 메모리 상의 버퍼(117a)로 전송한다. 그리고, 전송이 완료되면, 다시 외부 컴퓨터(117)에 인터럽트가 발생하여, 외부 컴퓨터가 옮겨진 데이터를 사용할 수 있다.
이때, 데이터의 전송 단위는 하나의 완성된 섹션 데이터이거나, PES 데이터이다. 그런데, PES 데이터는 64Kbytes 정도로 상당히 큰 사이즈를 가지는 경우도 발생한다.
그러므로, 종래의 데이터 복변조 회로에는 PES 데이터를 충분히 저장할 수 있는 사이클릭 버퍼들을 포함하는 디램이 필요하다. 그리고, 사이클릭 버퍼의 제어와 외부 컴퓨터(117)로의 전송을 위하여, 로컬 프로세서(123)와 로컬 프로세서(123)의 제어 프로그램을 저장하는 플래쉬 메모리(121)가 요구된다.
따라서, 종래의 데이터 복변조 회로는 큰 사이즈의 디램, 로컬 프로세서(123) 및 플래쉬 메모리(121)로 인하여, 데이터 복변조 회로를 위한 레이아웃 면적이 증가하는 단점을 지닌다.
본 발명의 목적은 레이아웃 면적을 최소화할 수 있는 데이터 복변조 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 데이터 복변조 회로(100)와 주변 회로를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 데이터 복변조 회로(200)와 주변 회로를 개략적으로 나타내는 블락도이다.
도 3은 바람직한 실시예에 따른 세그먼트의 포맷을 나타낸다.
도 4는 외부 컴퓨터의 사이클릭 버퍼에 적용되는 다양한 표시값들을 나타낸다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일면은 수신되는 입력 데이터를 변형하여, 다수개의 사이클릭 버퍼를 포함하는 외부 컴퓨터로 송신할 수 있는 데이터 변복조 회로에 관한 것이다. 본 발명의 데이터 변복조 회로는 상기 입력 데이터를 디지털 데이터로 변환하는 복조기; 상기 복조기에 의하여 복조되는 상기 입력 데이터를 필터링하여, 특정대역의 데이터들로 추출하는 신호 추출기; 추출되는 상기 특정대역의 데이터들을 다수개의 세그먼트 데이터로 저장하는 내부 메모리; 및 상기 세그먼트 데이터가, 다수개의 전송 채널에 의하여 특정되는 상기 다수개의사이클릭 버퍼에 제공되도록 제어하는 인터페이스부를 구비한다. 그리고, 상기 세그먼트 데이터는 상기 다수개의 전송 채널 중의 적어도 어느 하나를 지정하며, 일련의 그룹 데이터 중에서의 상기 세그먼트의 위치에 대한 정보를 포함하는 세그먼트 헤드부; 및 데이터를 기록하는 데이터 기록부를 구비한다.
그리고, 상기 인터페이스부는 상기 세그먼트 데이터가 전송되는 상기 사이클릭 버퍼를 지정하는 사이클릭 버퍼 지정 회로를 구비한다. 그리고, 상기 사이클릭 버퍼 지정 회로는 블락 전송 모드를 제어하여, 외부 컴퓨터에 존재하는 사이클릭 버퍼의 크기를 감소할 수 있다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 2는 본 발명의 일실시예에 따른 데이터 복변조 회로(200)와 주변 회로를 개략적으로 나타내는 블락도이다. 도 2를 참조하면, 본 발명의 데이터 복변조 회로(200)는 복조기(203), 신호추출기(207), 내부 메모리(209) 및 인터페이스부(211)를 포함한다.
먼저, 위성이나 통신선로를 통하여 수신되는 아날로그 신호는 튜너(tuner, 201)에 의하여 적당한 크기로 증폭된다. 그리고, 복조기(demodulator, 203)는 증폭된 아날로그 신호를 디지털 신호로 복조한다. 복조된 디지털 신호는 채널 인터페이스(205)를 통하여, 신호 추출기(207)로 입력된다.
바람직하기로는, 상기 신호 추출기(207)는 1차 필터(207a), 디스크램블러(Descrambler, 207b) 및 2차 필터(207c)를 포함하여 구현된다. 더욱 바람직하기로는, 상기 1차 필터(207a)는 피아이디(PID: Packet Indentifier) 필터이며, 상기 2차 필터(207c)는 섹션(Section) 필터이다. 즉, 1차 필터(207a)는 패키지로 전송되는 데이터에서 PID를 확인하여, 일정한 대역의 데이터를 필터링한다. 그리고, 2차 필터(207c)는 섹션 단위로 검색하여 일정한 대역의 데이터를 필터링한다. 따라서, 1차 필터(207a) 및 2차 필터(207c)에 의하여 필터링되는 데이터는 특정 대역의 피이에스(PES: Packetized Elementary Stream) 데이터 또는 섹션(Section) 데이터이다.
그리고, 상기 디스크램블러(207b)는 부호화 혹은 암호화되어 있는 디지털 신호를 디스클램블하여 원래의 데이터로 복원한다.
상기 신호 추출기(207)에 의하여 특정대역으로 추출되고, 원래의 형태로 복원된 PES 데이터 또는 섹션 데이터는 내부 메모리(209)로 전송된다. 이때, 전송되는 데이터의 단위는 세그먼트(Segment)이다. 상기 세그먼트는 보통의 경우는 전송 스트림(TS: Transport Stream) 패킷과 동일하다. 그러나, 하나의 TS 패킷 내에 다수개의 섹션 데이터나 피이에스 데이터가 존재하는 경우가 발생할 수 있다. 이와 같은 경우에는, 각 섹션 데이터나 피이에스 데이터가 하나의 세그먼트가 될 수 있다. 그러므로, 하나의 TS 패킷은 다수개의 세그먼트로 구분될 수 있다.
바람직한 실시예에 의하면, 내부 메모리(209)는 선입선출(FIFO) 메모리이다. 일반적으로, 본 발명과 같은 데이터 변복조회로를 내장하는 카드(Card)는 PCI 버스(213)을 독점할 수 없다. 즉, 여러 종류의 카드들이 PCI 버스(213)를 공유하여 사용한다. 그러므로, 본 발명의 변복조 회로가 PCI 버스(213)를 점유하여 사용하기까지는 일정한 레이턴시(latency) 타임(time)이 필요하다. 이러한 레이턴시 타임 동안에 데이터를 임시 저장하는 역할을 수행하는 것이 내부 메모리(209)이다.
일반적으로 내부 메모리(209)의 사이즈는 4K 바이트로 구현될 수 있으나, 구체적인 사이즈는 PCI 버스(213)에 접속되는 디바이스의 수와 외부 컴퓨터 시스템의 성능에 따라 최소한의 사이즈로 결정될 수 있을 것이다.
인터페이스부(211)는 외부 컴퓨터(215)의 사이클릭 버퍼 중의 적어도 하나를 특정하여, 상기 내부 메모리(209)의 세그먼트를 전송하도록 제어하는 역할을 수행한다. 바람직하기로는, 상기 인테페이스부(211)는 인터페이스 로직(211a) 및 사이클릭 버퍼 제어부(211b)를 포함하여 구현된다. 인터페이스 로직(211a)은 상기 내부 메모리와 상기 외부 컴퓨터(215)에 데이터를 전송하는 PCI 버스(213) 사이에 상호 통신이 가능하도록 한다.
사이클릭 버퍼 제어부(211b)는 PCI 버스(213)를 통하여, 현재 전송되고 있는 세그먼트가 저장되는 사이클릭 버퍼와 이를 전송하는 채널을 특정한다. 그리고, 사이클릭 버퍼 제어부(211b)는 사이클릭 버퍼의 다수의 표시값들을 관리한다.
즉, 사이클릭 버퍼 제어부(211b)는 내부 메모리(209)로부터 세그먼트 단위로 저장되는 데이터를 버스트 직접 메모리 억세스(DMA: Direct Memory Access) 방식으로, 외부 컴퓨터(209)로 데이터를 전달하며, 필요한 시점에서 PCI 버스(213)를 통해 외부 컴퓨터(215)쪽으로 인터럽트를 발생시킨다.
도 3은 바람직한 실시예에 따른 세그먼트의 포맷을 나타낸다. 그리고, 도 4는 외부 컴퓨터의 사이클릭 버퍼에 적용되는 다양한 표시값들을 나타낸다.
도 3 및 도 4를 참조하여, 본 발명에 의한 데이터의 전송 과정 및 인터럽트 과정이 기술된다. 도 3에 도시된 바와 같이, 하나의 세그먼트는 세그먼트 헤드부(301)과 데이터 기록부(303)를 포함하여 구현된다. 세그먼트 헤드부(301)는 구체적으로, 색인부(301a), 블락부(301b), 제어부(301c) 및 길이 표시부(301d)를 포함하여 구현된다.
그리고, 도 4에 도시된 바와 같이, 사이클릭 버퍼에 적용되는 표시값들은 시작표시값(StartPtr), 종료표시값(EndPtr), 이전섹션종료표시값(LastSecPtr), 기입표시값(WrPtr), 블락사이즈표시값(BlkSize) 및 이전블락종료표시값(LastBlkPtr)를 포함한다.
시작표시값(StartPtr)은 당해 사이클릭 버퍼의 시작 어드레스를 표시한다. 종료표시값(EndPtr)은 당해 사이클릭 버퍼의 종료 어드레스를 표시한다. 이전섹션종료표시값(LastSecPtr)은 이전 섹션이나 PES의 종료 어드레스를 표시한다. 기입표시값(WrPtr)은 현재 기입되고 있는 어드레스를 표시한다. 블락사이즈표시값(BlkSize)은 블락 전송의 인터럽트를 위한 블락 사이즈를 표시한다. 이전블락종료표시값(LastBlkPtr)은 이전 블락이 종료되는 어드레스를 표시한다.
다시 도 3을 참조하면, 상기 색인부(301a)는, 당해 세그먼트가 전송되어 저장되는 외부 컴퓨터(215)의 사이클릭 버퍼를 특정한다. 블락부(301b)는 데이터 전송 중에 인터럽트가 가능함을 나타낸다.
제어부(301c)는 당해 세그먼트 데이터에 대한 제어 정보들을 포함한다. 즉, 제어부(301c)는 현재 전송되고 있는 세그먼트 데이터가 섹션이나 PES의 가장자리인지 여부에 대한 정보를 포함한다.
만약, 현재 전송되고 있는 세그먼트 데이터가 섹션의 끝이나 PES의 시작인 경우에는 인터럽트 명령을 발생한다. 그러나, 현재 전송되고 있는 세그먼트 데이터가 섹션의 끝이나 PES의 시작이 아닌 경우에는, 인터럽트 명령을 발생하지 않는다.
또한, 현재 전송되고 있는 데이터가 섹션 데이터인 경우에는 2차 필터(207c)에서 사이클릭 리던던시 정보나 사이즈가 다르다는 정보를 알려주는 경우가 발생할 수 있다. 이와 같은 경우, 기입표시값(WrPtr)은 이전섹션종료표시값(LastSecPtr)으로 바뀌게 된다. 그러면, 현재 섹션의 데이터는 당해 사이클릭 버퍼에서 소멸된다.
한편, 블락부(301b)에는 블락 전송 제어 정보(BlkEN: Block Transfer Enabled, 미도시)가 포함된다. 상기 블락 전송 제어 정보(BlkEN)는, DMA 방식에 의해 데이터가 외부 컴퓨터쪽으로 전달될 때, 외부 컴퓨터(215) 쪽에 인터럽트 명령을 발생할 수 있다. 즉, PCI 버스(213)와 상기 외부 컴퓨터(215)의 사이클릭 버퍼들 사이를 연결하는 각 채널마다 전달되어 쌓여져 있는 데이터의 사이즈가 상기 블락사이즈표시값(BlkSize)에 의하여 정해지는 블락 사이즈와 동일하게 되면, 인터럽트 명령이 발생된다. 그러면, 이전블락종료표시값(LastBlkPtr)은 업데이트(update)된다. 본 명세서에는, 설명의 편의를 위하여, 이러한 동작 모드를 "블락 전송 모드(Block Transfer Mode)"라고 부르기로 한다.
블락 전송 모드는 전송되는 데이터가 PES 데이터인 경우에 주로 적용될 수 있다. 블락 전송 모드에 의하면, PES의 모든 데이터가 외부 컴퓨터의 버퍼에 저장될 필요없다. 즉, 블락사이즈표시값(BlkSize)에 의하여 정해지는 블락 사이즈와 동일한 사이즈의 데이터가 계속하여 외부 컴퓨터(215)의 사이클릭 버퍼에 저장되면, 외부 컴퓨터(215)는 곧바로 저장된 데이터를 사용할 수 있다. 그러므로, 외부 컴퓨터(215)의 사이클릭 버퍼의 크기는, 종래 기술에서의 사이클릭 버퍼만큼 크게 활당되는 것이 요구되지 않는다. 그러므로, 외부 컴퓨터의 성능은 크게 향상될 수 있다.
또한, 본 발명의 데이터 변복조 회로는 복조기(203), 신호 추출기(207), 내부 메모리(209) 및 인터페이스부(211)로 구현되는 소정의 데이터 송신 경로를 통하여 데이터를 송신한다. 그런데, 본 발명의 데이터 변복조 회로에서는, 종래 기술에서와 같이, 내부에 로컬 프로세서와 플래쉬 메모리가 포함되지 않으며, 외부 컴퓨터(215)로부터 발생되는 제어 명령이 버스 라인을 통하여 전송되어, 직접적으로 데이터 송신 경로를 제어한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 데이터 변복조 회로는, 종래의 데이터 변복조 회로와 비교하여, 디램과 외부 컴퓨터의 버퍼를 중복적으로 사용하지 않는다. 그러므로, 전체적으로 데이터의 전송을 위하여 요구되는 메모리 사이즈가 감축될 수 있다. 또한, 섹션 데이터나 PES 데이터의 전송이 완료되면, 외부 컴퓨터쪽으로 인터럽트 명령이 발생된다. 그리고, 블락 단위로 인터럽트가 발생될 수 있으므로, 요구되는 외부 컴퓨터 상의 사이클릭 버퍼의 사이즈가 감소될 수 있어, 외부 컴퓨터의 전체적인 성능이 상대적으로 향상된다.

Claims (7)

  1. 수신되는 입력 데이터를 변형하여, 다수개의 사이클릭 버퍼를 포함하는 외부 컴퓨터로 송신할 수 있는 데이터 변복조 회로에 있어서,
    상기 입력 데이터를 디지털 데이터로 변환하는 복조기;
    상기 복조기에 의하여 복조되는 상기 입력 데이터를 필터링하여, 특정대역의 데이터들로 추출하는 신호 추출기;
    추출되는 상기 특정대역의 데이터들을 다수개의 세그먼트 데이터로 저장하는 내부 메모리; 및
    상기 세그먼트 데이터가, 다수개의 전송 채널에 의하여 특정되는 상기 다수개의 사이클릭 버퍼에 제공되도록 제어하는 인터페이스부를 구비하며,
    상기 세그먼트 데이터는
    상기 다수개의 전송 채널 중의 적어도 어느 하나를 지정하며, 일련의 그룹 데이터 중에서의 상기 세그먼트의 위치에 대한 정보를 포함하는 세그먼트 헤드부; 및
    데이터를 기록하는 데이터 기록부를 구비하는 것을 특징으로 하는 데이터 변복조 회로.
  2. 제1 항에 있어서, 상기 인터페이스부는
    상기 세그먼트 데이터를 상기 외부 컴퓨터로 전송할 수 있는 PCI 인터페이스 회로; 및
    상기 세그먼트 데이터가 전송되는 상기 사이클릭 버퍼를 지정하는 사이클릭 버퍼 지정 회로를 구비하는 것을 특징으로 하는 데이터 변복조 회로.
  3. 제2 항에 있어서, 상기 사이클릭 버퍼 지정 회로는
    상기 사이클릭 버퍼에서 지정되는 블락 사이즈에 해당하는 데이터가 전송됨에 응답하여, 상기 외부 컴퓨터의 저장수단에 인터럽트를 발생시키는 것을 특징으로 하는 데이터 변복조 회로.
  4. 제2 항에 있어서, 상기 사이클릭 버퍼 지정 회로는
    상기 세그먼트의 위치가 상기 일련의 그룹 데이터 중에서의 가장자리이면, 상기 외부 컴퓨터의 저장수단에 인터럽트를 발생시키는 것을 특징으로 하는 데이터 변복조 회로.
  5. 제1 항에 있어서, 상기 내부 메모리는
    선입 선출 메모리인 것을 특징으로 하는 데이터 변복조 회로.
  6. 수신되는 입력 데이터를 변형하여, 다수개의 사이클릭 버퍼를 포함하는 외부 컴퓨터로 송신할 수 있는 데이터 변복조 회로에 있어서,
    상기 데이터 변복조 회로는
    송신된 데이터의 사이즈가 소정의 사이즈에 도달하면, 상기 외부 컴퓨터에 인터럽트 명령을 발생하는 것을 특징으로 하는 데이터 변복조 회로.
  7. 수신되는 입력 데이터를 변형하여, 다수개의 사이클릭 버퍼를 포함하는 외부 컴퓨터로 송신할 수 있는 데이터 변복조 회로에 있어서,
    상기 데이터 변복조 회로는
    소정의 데이터 송신 경로를 포함하며,
    외부 컴퓨터로부터 소정의 버스 라인을 통하여 직접적으로 전송되는 제어 명령에 의하여, 상기 데이터의 송신 경로가 결정되는 것을 특징으로 하는 상기 데이터 변복조 회로.
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