KR20010110343A - 교정 수단을 이용하는 발진기 - Google Patents

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KR20010110343A
KR20010110343A KR1020017009101A KR20017009101A KR20010110343A KR 20010110343 A KR20010110343 A KR 20010110343A KR 1020017009101 A KR1020017009101 A KR 1020017009101A KR 20017009101 A KR20017009101 A KR 20017009101A KR 20010110343 A KR20010110343 A KR 20010110343A
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South Korea
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calibration
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KR1020017009101A
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하알트센자코부스
말호레브보즈코
Original Assignee
클라스 노린, 쿨트 헬스트룀
텔레폰악티에볼라겟엘엠에릭슨(펍)
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Abstract

제 1 복수 감시 윈도의 출력 주기를 감시하므로서 주파수 디바이수를 교정하기 위한 방법이 개시된다. 이러한 감시된 주기의 누산을 이용하여 제 2 복수 감시 윈도 상의 디바이스에 대한 정정을 결정한다. 주파수 디바이스를 제어하기 위해 적용된 소수 정정 값을 획득하기 위한 방법 또한 기술된다.

Description

교정 수단을 이용하는 발진기{OSCILLATOR USING CALIBRATION MEANS}
많은 디바이스는, 시간을 표시하기 위해 이용되는 손목 시계에서 시간에 따라 활동을 스케줄하는 더욱 복잡한 지능 디바이스에 이르기까지 실시간 클록을 포함한다. 대부분의 디바이스에서, 클록의 부정확성을 미소 불편함으로 취급하며, 이는 드리프트 및 에이징(aging)에 적응하도록 필요에 따라 클록을 조정하여 해결된다. 그러나, 시간 스케줄에 의존하는 소정의 시스템에서, 정확성은 매우 중요하다. 이러한 것은, 특히 클록을 제각기 가진 다수의 유닛으로 구성된 시스템에서 중요한데, 여기서 상기 유닛은 서로 상호 작용하고, 클록에 의거해 상호간의 활동을 스케줄한다. 클록에서의 상호간의 드리프트는 활동을 불량으로 조정하여 상호 작용을 방해한다. 예를 들어, J.C. Haartsen에 의한 1997년 9월 18일자 미국 특허 출원 제.08/932,911호의 Contemporaneous Connectivity To Multiple Piconets에 기술된 무선 주파수 호핑 통신 시스템에서 각 유닛은 자체 고유 시스템 클록을 포함한다. 이런 고유 클록은 대기 모드 동안 재개(wake-up)와 일시 정지 간격 뿐만 아니라,유닛이 재개 주기 동안 동조시키는 홉(hop) 주파수도 스케줄한다. 일시 정지 유닛에 접촉하고자 하는 다른 유닛은 대기 모드에서 유닛의 고유 클록을 인지하여 스케줄을 예측하므로서 획득(acquisition)의 속도를 상당히 높일 수 있다. 일단 접속되면, 2개의 유닛은 현재 고유 클록 값을 교환한다. 클록 차는 양 유닛 모두에 클록 오프셋으로서 저장된다. 그 후, 이런 오프셋 값은 나중에 이러한 2개의 유닛이 다시 접속될하기를 원할 시에 이용될 수 있다. 유닛의 고유 클록에 가산되는 저장된 오프셋은 다른 유닛의 고유 클록 값에 추정치를 제공한다.
예를 들어, 온도 변화 및 에이징으로 인해 발생되는 클록에서의 드리프트 때문에, 저장된 오프셋 값만이 제한된 수명을 갖는다. 시간이 경과하여 접속되지 않을 때, 추정치의 정확성은 점점 더 떨어진다. 그러므로, 클록이 더욱 안정적일수록(드리프트가 적을수록), 이러한 유닛은 서로 상호 작용하지 않고 더욱 더 길게 동기화 상태로 유지한다. 이러한 것은 상호 작용이 바람직 할 때 고속 획득과 관련된다.
실시간 또는 시간 클록에 대해서는 장기 안정성이 중요하다. 단기(밀리세컨드) 또는 중기(초 내지 분) 동안의 동작은 중요하지 않다. 정확한 클록에는, 통상적으로 수정(crystal) 기준이 적용된다. 발진기에 포함된 이러한 수정은 50도 온도 범위에서 5 내지 20 ppm(parts per million) 정도의 안정성을 클록에 제공한다. 그러나, 이러한 발진기는 아주 조금 전력을 소비하고, 바람직하게 가능할 시에 꺼진다. 모든 계산 및 통신 디바이스는 수정 기준을 포함한다. 그러나, 이러한 기준은 일시 정지 모드 및 중단 모드 동안 꺼져서 전력 소비를 최소화 한다. 특히, 이러한것은 랩톱 및 무선 단말기와 같은 휴대용 디바이스에 적합하다.
양호하게도, 전류를 거의 인출(draw)하지 않는 저-전력 발진기는 저주파로 동작한다. 수정 발진기는 고주파 및 높은 전력 소비로 인해 이러한 애플리케이션에 덜 적절하다. 바람직하게, 저-전력 발진기 용으로 LC 또는 이완 발진기가 이용된다. 이러한 발진기는 저주파로 동작할 수 있고, 칩 상에 집적될 수 있어 전력을 거의 소비하지 않는다. 그러나, 이러한 저-전력 발진기(LPO)는 그렇게 안정적이지 않다. LPO의 장기 안정을 개선하기 위한 통상적인 방법은, 수정 발진기가 활동할 때 수정 (기준) 발진기를 이용하여 LPO를 자주 교정시키는 것이다. 예를 들어, 대기 모드에서, 수정 발진기는 주기적으로 전력을 공급받아 LPO를 교정할 수 있다. 바람직하게, 이러한 것은, 스캐닝과 같은 다른 활동, 예컨대 수정 발진기가 활동 상태에 있을 동안에 유닛이 재개할 시에 실행된다. 수정 발진기는 (다른 활동 동안에 스케줄된 재개 주기에 대응할 수 있는) 매우 적은 듀티 주기에서만 이용되기 때문에, 전력 소비는 제한되고, LPO 단독으로 획득할 수 있는 것보다 더 장기 안정성을 갖는다.
LPO를 교정하기 위한 몇몇 방법이 있다. 현대의 대부분의 디바이스에서, 이러한 것은 디지털 방식으로 발생한다. 교정 동안, LPO는 디지털 회로 내의 수정 기준 클록에 비교되고, 정정 신호는 LPO로 피드백된다. LPO(110)가 아날로그 신호를 통해 동조되므로, 도 1에 도시된 바와 같이 디지털 교정 회로(120)와 LPO(110) 사이에는 디지털-아날로그(D/A) 변환기(130)가 요구된다. 이러한 통상적인 회로는 이하에 더욱 상세하게 기술된다. 2진 워드로 표시되는 정정 신호 E는 레지스터(140)에 저장되어 매 교정 사상마다 갱신된다.
그러나, 도 1의 회로의 장기 안정성은 두가지 요인으로 제한된다. 첫째로, D/A 변환기(130)의 리솔루션(resolution)은 정정 신호 E의 정확성을 제한한다. LPO(110)로의 아날로그 입력은 D/A 변환기(130)의 최하위 비트(LSB)에 의해 결정된 바와 같이 이산 단계에서 변화할 수 있다. D/A 변환기의 리솔루션은 적용되는 기술에 의해 제한된다. 최소 단계 크기는 바람직한 동조 범위 및 리솔루션에 의해 결정된다. 프로세스 변화로 인해, LPO의 동조 범위는 다소 커야만 한다. 게다가, 9 비트 이상의 D/A 변환기는 비실용적이 된다. 그러므로, LPO 장기 안정성은 수백 ppm 정도로 제한된다. 수정 발진기의 정확성을 개선하거나 더욱 잦은 교정은 LPO 안정성을 상당히 증가시키지 못한다.
LPO의 안정성을 제한하는 다른 요인은 교정 방법의 정확성이다. LPO에 의해 제어되는 시간 윈도 동안 기준 클록의 기준 주기 수 N을 계수하므로서 교정을 실행할 수 있다. 바람직한 값 Nref에서의 N의 편차는 정정 신호를 결정한다. 정정 신호의 리솔루션은 1/Nref이다. Nref는 기준 발진기의 주파수 fref및 교정 윈도 Twake에 의해 결정된다:
Nref= fref* Tref
수 ppm 정도의 안정성에서, Nref는 약 106이 되어야 한다. 기준 주파수 fref는 이용된 수정 기준 형태에 의해 결정된다; Twake는 교정 주기에 의해 결정되고, 대기 모드 동안 이용된 재개 절차에 의해 제한될 수 있다. 즉, 대기 모드에서 유닛은 단 주기 Twake동안 주기적으로 재개하여, 메시지를 페이징하도록 스캐닝하여야 한다. 획득 시간을 줄이기 위하여, 무선 시스템은 긴 시간 주기 동안 덜 빈번하게 재개되기 보다는 짧은 시간 주기 동안 다소 빈번하게 재개된다. 그러므로, Twake는 작은 것이 바람직하다. 그러나, 작은 Twake는 결과적으로 LPO의 정확성이 낮다.
그러므로, 전력 소비를 최소화 하면서 수정 발진기에 의해 교정되는 LPO의 양호한 장기 안정성을 획득하기 위한 방법이 요구된다.
본 발명은 전지식 유닛(battery powered unit)에 관한 것으로서, 특히 전력 소비를 최소화하면서 이러한 유닛 내의 클록(clock)의 정확성을 유지하기 위한 방법에 관한 것이다.
본 기술 분야의 숙련자는 본 발명의 상기 및 그 밖의 목적, 특징 및 이점은 이하의 설명 및 첨부된 도면으로 부터 용이하게 알 수 있다.
도 1은 통상적인 저전력 발진기(LPO) 및 교정 논리 회로를 도시한다.
도 2는 도 1의 회로에 대한 교정 논리를 도시하다.
도 3은 통상적으로 교정된 LPO의 동작에 대한 타이밍 다이아그램을 도시한다.
도 4는 본 발명의 실시예에 다른 교정된 LPO의 동작을 나타내는 타이밍 다이아그램을 도시한다.
도 5는 본 발명에 따라서 교정된 LPO의 실시예를 도시한다.
도 6은 본 발명에 따라서 교정된 LPO의 또 다른 실시예를 도시한다.
LPO의 장기 안정성은 교정 프로세서에서 신호 감시 및 신호 정정 동작을 분리시킴으로서 증가될 수 있다. LPO 출력 신호는 다수의 감시 윈도 M동안 감시된다. 바람직하게, 이러한 윈도는 LPO를 포함하는 호스트 시스템의 대기 모드에서 재개 주기에 대응한다. 재개 주기 동안, 페이지 스캐닝과 같은 다른 활동이 발생할 수 있다. 감시 프로세스의 결과는 누산된다. M 감시 윈도에서 리솔루션된 누산 결과를 근거로, 정정 방식 판정은 다른 M 감시 윈도를 포함하는 다음 주기 동안 결정된다. 정정 신호는 2개의 감시 윈도 사이의 간격에서는 일정하지만, 한 간격에서 다른 간격으로는 변할 수 있다. 따라서, 정정 신호는 M 감시 윈도를 포함하는 주기 동안에는 일정하지 않지만, 이러한 주기 동안의 상기 정정 신호의 평균은 M 만큼 정확성가 개선된 정정 신호가 되게 한다. 또한, LPO 정확성은 2개 또는 그 이상의 이산 값 사이에서 이산 값으로만 표시될 수 있는 (디지털) 정정 신호를 토글하므로서 개선된다. 이러한 개념은, 정수 제산 인자가 2개(또는 그 이상)의 정수 값 사이에서 토글하여 소수 제산 인자를 획득하는 소수-N 합성기와 유사하다.
다수의 감시 윈도의 누산 및, 2개의 이산 값 사이의 정정 값의 토글을 조합하면, LPO의 장기 안정성이 개선된다. 그러나, 이러한 방법은, 안정성을 개선시키는 대신, 감시 윈도 길이를 줄임으로서 전력 소비를 줄이거나, LPO를 제어하는 D/A 변환기의 리솔루션(즉, 복잡도 및 전력 소비)을 줄이데 이용될 수 있다.
주기적으로 교정된 LPO의 기본 동작이 도 1에 도시된다. 이완 발진기와 같은 통상적인 LPO(110)는 교정 회로(120)에 의해 제어된다. 주기적으로, 교정 유닛은LPO 출력 및 기준 신호 XOSC를 근거로 교정 신호 E를 결정한다. 2진 워드로 표현되는 신호 E는 레지스터(140)에 저장되고, 출력될 때 D/A 변환기(130)에서 아날로그 제어 신호로 변환되는데, 상기 변환기는 동작 주파수 FLPO를 출력시키는 LPO를 제어한다. 여기에서 D/A 변환기는 명시적으로 표현되지만, LPO의 탱크 회로의 일부가 될 수 있다. 즉, 이완형 LPO 탱크는 콘덴서 뱅크로서 구현되어, 콘덴서는 2진 워드에 의해 직접적으로 스위치 인(in)되거나 스위치 아웃(out)되어 LPO의 주파수를 제어할 수 있다.
일시 정지 주기 동안, XOSC및 교정 유닛(120)은 전력이 감소된다. LPO는 레지스터(140)에 저장된 제어 신호를 이용하여 계속하여 작동한다. 교정 논리(120)의 더욱 상세한 예는 도 2에 기술된다. 하향 계수기(230)는 한 재개(즉, 감시) 주기에서 LPO 주기 수를 나타내는 값으로 미리 로딩(loading)된다. 재개에서, 계수기(230)는 재개 신호 WK에 의해 이용 가능하고, LPO 율로 하향 계수하기 시작한다. 상향 계수기(280)는 재개 신호 WK가 크면 이용 가능하고 하향 계수기(230)의 내용은 0 이 아니다. 일단 이용 가능해지면, 상행 계수기(280)는 XOSC율로 계수한다. 상향 계수기(280)의 출력 A는 비교기(250)에 공급되어, 여기에서 기준 값 Nref과 비교된다. 감시 윈도의 단부에서, 하향 계수기(230)가 0이될 때, 상향 계수기(280)의 내용과 기준 값 Nref사이를 비교한 것이 이용되어 제어 레지스터(280)에서의 제어 값이 너무 큰지 또는 너무 작은지를 결정한다. 레지스터(240)에 저장된 값은 조정되어, 그에 따라 그 차가 감소된다. 제어 값이 크면 감소되고, 제어 값이 작으면 증가된다.
도 3을 참조로, 교정 회로 및 기준 발진기는 지속 기간 Twake동안 주기적으로 재개되어 LPO를 재교정한다. 이런 시간동안, 상향 계수기(280)가 이용 가능하고, 그 내용은 시간에 따라 선형적으로 증가한다. 재개 주기의 끝에서, 제어 레지스터의 내용은 그 차가 음이라면 증가되고, 그 차가 양이라면 감소된다. 이러한 접근법은 대 제어 워드가 결과적으로 LPO 주파수를 증가시킬 것이라고 가정한다. 계수기 또한 리셋된다. 도 3에 도시된 예에서, 레지스터(240) 내의 교정 값 E는 K 와 K+1 사이에서 스위치한다.
도 1 내지 도 3을 참조로 기술된 통상적인 방법은 장기 안정성이 실현될 때 제한된다. 무엇보다도, 정수 값 Nref은 교정 프로세서의 리솔루션을 제한한다. 안정성은 1/Nref로 제한된다. Nref는 Twake동안 계수된 기준 주기 수를 나타내기 때문에, 장기 안정성 S는
S ≤ 1/ ( fref×Twake)
보다 양호할 수 없다.
예를 들어, 기준 주파수가 1Mhz 라면, 재개 주기는 10ms이고, 안정성은 100ppm으로 제한된다. 그러나, 교정 방법을 추가하여 LPO 동조에서 제한된 정확성은 안정성을 제한한다. D/A 변환기의 리솔루션은 LPO의 주파수 제어의 리솔루션을 결정한다. 예를 들어, LPO 주파수를 3.2 kHz라 하자. 프로세스 변화 및 허용차에대한 누산을 하기 위하여, 약 +/-400 Hz의 동조 범위가 요구된다. 9-비트 D/A 변환기를 이용하는 리솔루션은 1.6 Hz정도 이다. 이러한 것은 정확성을 약 +/-250ppm으로 제한한다. 이러한 안정성에다가, 수정 기준 발진기의 안성정이 고려되어 5 내지 20 ppm을 추가할 수 있다. 이러한 것은 교정 방법 및 LPO의 제어를 제한하는 부정확성에 대해서 최소가 된다.
본 발명에 따라서, LPO의 안정성은 Nref및 LPO의 동조 정확성을 모두 증가시키므로서 개선된다. 기본 사상은 도 4에 도시된다. 다수의 M 재개 윈도 및 M 일시 정시 주기는 교정 주기 CC로 결합된다. 하나의 일시 정지 주기와 하나의 재개 주기가 함께 서브 주기를 구성한다. 교정 주기에는 M 서브 주기가 있다. 종래의 교정 방법과는 다르게, 교정 주기 동안 상향 계수기는 리셋되지 않는다; M 연속 재개 주기(감시 윈도) 동안 내용이 누산된다. 따라서, 정수 Nref는 fref×Twake에서 M×fref×Twake로 M배 증가된다. 따라서, 정확성은 M의 요인으로 인해 증가된다. 게다가, 교정 값 E는 서브 주기 동안 일정하지만, 서브 주기에서 서브 주기 까지는 일정할 필요는 없다. 서브 주기가 동인한 교정 주기에 속해있더라도, 교정 값은 서브 주기에서 서브 주기까지는 변할 수 있다. 이러한 방식으로, LPO의 안정성은 순간 교정 값 E 보다는 교정 주기의 교정 값 E의 평균에 의해 결정된다. 값 E가 다음 교정 주기에서 변해야 하는 패턴은 전류 교정 주기의 끝에서 결정되고, 누산 값 N과 바람직한 값 Nref의 차에 의존한다. 본 기술 분야의 숙련자는 여기에 적용된 기술은 소수 n 합성기에서 이용된 기술과 유사하다는 것을 알 수 있다. 특히, PPL의피드백 루프에서 정수 제산 인자 N으로 인해 주파수가 이산 스텝으로 변할 수 있다할 지라도, 소수 단계는 2(또는 그 이상) 정수 제한 인자 사이를 토글하므로서 획득될 수 있어, 소수 제한 인자를 제공한다. LPO에서, 출력 주파수 FLPO는, 도 4에 도시된 바와 같이 교정 주기 동안 인정하지 않다. LPO에 대해서 단지 장기 안정성만 발행되기 때문에, 짧은 시간 주기의 편차는 덜 중요하다. 이러한 방법을 이용하여 LPO 동조의 정확성 M인자에 의해 개선된다.
이하의 예는 이런 개념으로 기술된다. LPO가 D Hz를 리솔루션한다고 하자. LPO 주파수는 F0 + i*D이고, 여기에서 F0은 동조 범위의 최하 경계이고, i는 정수이다. LPO의 바람직한 평균 주파수가 F1이고, (F1 - F0)/D는 정수가 아니라고 하면, 즉, i는 발견되지 않어 F1 = F0 + i*D 라고 하자. F1 = F0 + 10.1 * D라고 하자. M이 10이라면, M = 10 서브 주기인 교정 주기동안 F0 + 10 * D의 9배 및 F0 + 11 * D의 1배를 이용하여 평균 LPO 주파수 F1은 획득될 수 있다. 평균하여, 이러한 것은 결과적으로 LPO의 주파수
FLPO= ( 9 * ( F0 + 10*D ) + ( F0 + 11*D ))/10 = F0 + 10.1*D
를 발생시키는데, 이것이 바람직한 주파수이다.
도 4에서 전술된 또 다른 방법에서, 이러한 것은 교정 주기 동안 제어 값 E를 적절하게 변화시키므로서 획득된다. E는 2진 제어 워드이고 정수값만을 가질 수 있다. 도 4로 기술된 예에서, E의 범위는 0 에서 2w-1이고, 여기에서 W는 D/A 변환기의 워드 길이이다. 1단계에서, E는 LPO의 출력인 D Hz에 대응한다. 값 k를 가진E는 LPO의 주파수 F0 + 10*D에 대응한 후, 값 k+1을 가진 E는 LPO 주파수 F0 + 11*D에 대응한다. E가 k 와 k+1 사이로 토글되면, 평균적으로 E에 대한 소수 값은 k 와 k+1 사이에서 획득된다. 전술된 예에서 E가 9 서브 사이클에 대해서는 k로, 1 서브 사이클에 대해서는 k+1로 선택된다면, 교정 주기의 평균은 k+0.1이 되어 평균 LPO 주파수 {[9*(F0 + 10*D)] + [F0 + 11*D]}/10에 대응하고, 이는 [10*F0 + 101*D]/10 또는 F0 + 10.1*D 로 표시할 수 있다.
교정 방법의 제 1 실시예는 도 5에 도시된다. 레지스터 A(530)는 초기 오프셋 값 OV를 포함하여 교정 유닛(510)에 의해 모든 교정 주기의 끝에서 조정될 수 있다.
초기 오프셋 값에 한하여, 블록(520)에서 1 또는 0이 최하위 비트(LSB)로서 가산된다. 이러한 가산 결과는 레지스터 B(540)에 임시 LPO 제어 워드로서 저장된다. 레지스터 B(540)의 내용은 도 4에서 제어 워드에 대응한다. LPO 제어 워드는 교정 주기 중 1 서브 주기에 타당하다. 임의의 주어진 서브 주기에서 1 또는 0의 가산은 매 주기에서 회전 버퍼(560)의 최상위 비트에 의해 결정된다. 즉, 회전 버퍼는 서브 주기 율(즉, 재개 율)로 확장된다. 버퍼(560)의 내용은 제어 워드가 일정한지 1이 증가되었는지를(즉, OV 또는 OV + 1) 결정한다. 그러므로, 오프셋 값은 2 정수 값 사이에서 토글한다. 교정 유닛(510)은 LPO 주파수를 감시하고 평균 fLPO을 계산한다.
재개 사상을 제어하는 신호 WK는 회전 버퍼(560)를 확장하고, 레지스터(530및 540)를 이용 가능하게 한다. 교정 주기 후, 평균 LPO 주파수는 교정 유닛(510)에 의해 너무 작다고 발견될 때, 회전 버퍼(560)에서의 0은 1로 변한다. 반대로, LPO 주파수가 너무 크다고 발견될 때, 회전 버퍼(560)에서 1은 0으로 변한다. 이러한 것은 바람직한 LPO 주파수가 획득될 때 까지 버퍼(560)에서 1과 0의 수를 균형있게 한다. 버퍼가 시작부터 1로 채워지고 포인터가 이용되어 마지막 "1"의 위치를 추적하는 것이 가장 효과적이다. 이러한 방식으로, 1은 교정 유닛에 의해 용이하게 가산되거나 삭제될 수 있다. 회전 버퍼(560)에서 비트 위치가 교정 주기의 시작부와 동일할 때, 회전 버퍼의 내용 변화는 교정 주기의 끝, 즉 M 시프트 후에 한번 실행될 수 있다. 버퍼가 모두 1(1들)을 포함하면, 레지스터 A(530)의 내용은 1이 증가되어 OV = OV +1 이 되어야 한다. 버퍼(560)는 리셋될 필요가 없다; 주파수가 너무 크다고 나타나면 자동적으로 0이 가산된다. 버퍼가 모두 0을 포함하면, 레지스터 A(530)의 내용은 감소되어 OV = OV -1이 된다. 도 5로 기술된 개념은 LPO에 비 정수 제어 신호를 제공하며, 여기에서 정수부는 레지스터 A(530)에서 OV로서 존재하고, 소수는 회전 버퍼(560)에서 1과 0의 시퀀스(1들 및 0들)로서 존재한다.
본 발명의 제 2 실시예는 도 6에 도시된다. 도 5에 의해 도시된 바와 같이, 교정 유닛(610), 초기 오프셋 값 OV을 저장하기 위한 레지스터 A(630) 및, LPO 제어 워드를 저장하기 위한 레지스터 B(640)가 있다. 그러나, 회전 버퍼(560) 대신, 시그마-델타 변환기 유닛(660)이 이용되어 비 정수 LPO 제어 신호의 소수를 제공한다. 이런 유닛(660)은 교정 유닛(610)으로 부터의 정정 신호에 의해 구동되어 레지스터 C(680)에 저장된다. 정정 신호는 레지스터 A의 초기값과 바람직한 LPO 제어신호의 차다. 시그마-델타 유닛(660)은 입력 신호 값에 따라서 값 OV에 1 또는 0을 가산한다. 또한, 멀티-레벨 시그마-델타 변환기가 이용되면, 1, 0 및 -1이 가산될 수 있다. 시그마-델타 유닛은 WK 또는 LPO 클록 자체의 클록 신호로 샘플링된다.
전술된 실시예에서, M 감시 윈도의 누산 결과를 근거로 한 매 교정 주기 후에 교정 유닛에서 신규한 정정 값이 한번 결정된다. 그러나, 각 서브 주기 후에 신규한 정정 값이 마지막 M 감시 윈도를 근거로히여 교정 유닛에서 결정되는 곳에어 이동 누산 방법을 이용할 수 있다.
본 발명은 특정 실시예에 관해 기술되어 이해가 용이하다. 그러나, 전술된 실시예는 제한하는 것이 아니라 설명하기 위한 것이다. 본 기술 분야의 숙련자는 본 발명의 중심 사상 및 정신에서 벗어나지 않으면서 전술된 특정 실시예로 부터 새로운 시도가 있을 수 있다는 것을 알 수 있다. 그러므로, 본 발명은 전술된 예로 제한하려는 것이 아니라, 이하의 청구 범위 내에서 완전히 동등한게 다루어질 수 있다는 것을 알 수 있다.

Claims (36)

  1. 발진기를 제어하기 위한 방법으로서,
    각각의 제 1 다수의 감시 윈도 동안 상기 발진기의 출력 주기 수를 계수하는 단계,
    상기 계수된 출력 주기를 누산하는 단계 및,
    상기 누산된 출력 주기를 근거로 제 2 다수의 감시 주기 동안 상기 발진기에 인가되는 출력 주기 정정 신호를 결정하는 단계를 포함하는 발진기 제어 방법.
  2. 제 1 항에 있어서,
    상기 제 2 다수의 감시 윈도는 상기 제 1 다수의 감시 윈도에 후속되는 것을 특징으로 하는 발진기 제어 방법.
  3. 제 2 항에 있어서,
    상기 결정된 정정 신호는 상기 제 2 다수의 감시 윈도 동안 상기 발진기에 인가되고, 상기 정정 신호는 상기 제 2 다수의 감시 윈도 동안 일정한 것을 특징으로 하는 발진기 제어 방법.
  4. 제 1 항에 있어서:
    각각의 상기 제 2 다수의 감시 윈도 동안 상기 발진기의 출력 주기 수를 계수하는 단계;
    상기 제 2 다수의 감시 윈도 동안 상기 계수된 출력 주기를 누산하는 단계; 및,
    상기 제 2 다수의 감시 윈도 동안 누산된 출력 주기를 근거로 제 3 다수의 감시 윈도 동안 상기 발진기에 인가되는 출력 주기 정정 신호를 결정하는 단계를 더 포함하는 것을 특징으로 하는 발진기 제어 방법.
  5. 제 4 항에 있어서,
    상기 제 3 다수의 감시 윈도는 상기 제 2 다수의 감시 윈도에 후속되는 것을 특징으로 하는 발진기 제어 방법.
  6. 제 5 항에 있어서,
    상기 제 2 다수의 감시 윈도 동안 결정된 상기 정정 신호는 상기 제 3 다수의 감시 윈도 동안 상기 발진기에 인가되고, 상기 정정 신호는 상기 제 3 다수의 감시 윈도 동안 일정한 것을 특징으로 하는 발진기 제어 방법.
  7. 제 6 항에 있어서,
    상기 제 2 다수의 감시 윈도 동안 인가된 상기 정정 신호는 상기 제 3 다수의 감시 윈도 동안 인가된 상기 정정 신호와 구별되는 것을 특징으로 하는 발진기 제어 방법.
  8. 제 1 항에 있어서,
    상기 정정 신호를 인가하여 발생되는 상기 발진기의 정확성의 개선은 상기 감시 윈도 수에 대응하는 것을 특징으로 하는 발진기 제어 방법.
  9. 제 1 항에 있어서,
    각각의 상기 감시 윈도 지속 기간의 감축으로 상기 발진기의 전력 소비가 감소되는 것을 특징으로 하는 발진기 제어 방법.
  10. 제 1 항에 있어서,
    상기 발진기는 저 전력 발진기인 것을 특징으로 하는 발진기 제어 방법.
  11. 제 1 항에 있어서,
    상기 제 1 다수의 감시 윈도는 교정 주기를 포함하는데, 상기 교정 주기는:
    다수의 재개 주기; 및,
    제각기 상기 다수의 재개 주기 중 하나에 대응하는 다수의 일시 정지 주기를 포함하는데, 각 재개 주기 및 대응 일시 정지 주기는 관련된 일정한 정정 값을 갖는 서브 주기를 포함하는 것을 특징으로 하는 발진기 제어 방법.
  12. 제 8 항에 있어서,
    상기 발진기의 정확성은 2개 이상의 이산 값 사이에서 토글된 정정 신호를 인가하므로서 개선되는 것을 특징으로 하는 발진기 제어 방법.
  13. 발진기를 동조시키기 위한 교정 방법으로서:
    교정 주기의 끝에서 수정되는 초기 오프셋 값을 제 1 레지스터에 저장하는 단계,
    미리 결정된 값을 상기 오프셋 값에 가산하여, 상기 가산 결과를 한 서브 주기 동안에 타당한 일시 제어 워드로서 제 2 레지스터에 저장하는 단계 및,
    상기 발진기의 출력 주기를 정정하도록 상기 일시 제어 워드를 이용하는 단계를 포함하는데, 서브 주기는 재개 주기 및 대응 일시 정지 주기를 포함하고, 다수의 서브 주기는 교정 주기를 포함하는, 발진기 동조를 위한 교정 방법.
  14. 제 13 항에 있어서,
    상기 가산된 값은 회전 버퍼에 의해 결정되는 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  15. 제 14 항에 있어서,
    상기 회전 버퍼는 다수의 레지스터를 포함하는데, 각각의 레지스터는 1 및 0 중 하나의 값을 포함하는 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  16. 제 14 항에 있어서,
    상기 버퍼는 재개 신호에 의해 인에이블되는 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  17. 제 14 항에 있어서,
    상기 버퍼는 상기 각각의 서브 주기의 끝에서 1만큼 시프트되는 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  18. 제 13 항에 있어서,
    상기 제어 워드는 상기 초기 오프셋 값 및 상기 오프셋 값 + 1 중 하나인 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  19. 발진기를 동조시키기 위한 교정 방법으로서:
    교정 주기의 끝에서 변형된 초기 값을 제 1 레지스터에 저장하는 단계;
    미리 결정된 값을 상기 오프셋 값에 가산하고, 상기 가산 결과를 한 서브 주기에 타당한 일시 제어 워드로서 제 2 레지스터에 저장하는 단계; 및,
    상기 발진기의 출력 주기를 정정하도록 상기 일시 제어 워드를 이용하는 단계를 포함하는데, 서브 주기는 재개 주기 및 대응 일시 정지 주기를 포함하고, 다수의 서브 주기는 교정 주기를 포함하는 발진기 동조를 위한 교정 방법.
  20. 제 19 항에 있어서,
    상기 가산된 값은 시그마 델타 변환기에 의해 결정되는 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  21. 제 20 항에 있어서,
    상기 가산된 값은 1 및 0 중 하나인 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  22. 제 20 항에 있어서,
    상기 시그마-델타 변환기는 제 3 레지스터에 저장된 교정 유닛으로 부터의 정정 신호에 의해 인에이블한 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  23. 제 20 항에 있어서,
    상기 제어 워드는 상기 오프셋 값 및 상기 오프셋 값 + 1 중 하나인 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  24. 발진기를 동조시키기 위한 교정 방법으로서:
    교정 주기의 끝에서 수정되는 초기 오프셋 값을 제 1 레지스터에 저장하는 단계,
    미리 결정된 값을 상기 오프셋 값에 가산하여, 상기 가산 결과를 한 서브 주기 동안에 타당한 일시 제어 워드로서 제 2 레지스터에 저장하는 단계 및,
    상기 발진기의 출력 주기를 정정하도록 상기 일시 제어 워드를 이용하는 단계를 포함하는데, 서브 주기는 재개 주기 및 대응 일시 정지 주기를 포함하고, 다수의 서브 주기는 교정 주기를 포함하는, 발진기 동조를 위한 교정 방법.
  25. 제 24 항에 있어서,
    상기 가산된 값은 시그마-델타 변환기에 의해 결정되는 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  26. 제 25 항에 있어서,
    상기 가산된 값은 1, 0 및 -1 중 하나인 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  27. 제 25 항에 있어서,
    상기 시그마-델타 변환기는 제 3 레지스터에 저장된 교정 유닛으로 부터의 정정 신호에 의해 인에이블되는 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  28. 제 24 항에 있어서,
    상기 일시 제어 워드는 상기 오프셋 값, 상기 오프셋 값 + 1 및, 상기 오프셋 값 -1 중 하나인 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  29. 발진기를 동조시키기 위한 교정 방법으로서:
    누산 주기의 끝에서 수정되는 초기 오프셋 값을 제 1 레지스터에 저장하는 단계,
    미리 결정된 값을 상기 오프셋 값에 가산하여, 상기 가산 결과를 한 서브 주기 동안에 타당한 일시 제어 워드로서 제 2 레지스터에 저장하는 단계,
    한 서브 주기가 재개 주기 및 대응 일시 정지 주기를 포함하고, 다수의 서브 주기가 교정 주기를 포함하는 각각의 서브 주기에 대해 상기 발진기의 출력 주기를 누산하고 교정 주기의 끝에서 평균 출력 주기를 계산하는 단계 및,
    상기 평균 출력 주기 계산의 결과를 근거로 상기 발진기의 상기 출력 주기를 조정하는 단계를 포함하는, 발진기 동조를 위한 교정 방법.
  30. 제 29 항에 있어서,
    상기 가산된 비트는 회전 버퍼에 의해 결정되는 것을 특징을 하는 발진기 동조를 위한 교정 방법.
  31. 제 30 항에 있어서,
    상기 회전 버퍼는 다수의 레지스터를 포함하는데, 각 레지스터는 1 및 0 중 하나의 값을 포함하는 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  32. 제 30 항에 있어서,
    상기 버퍼는 재개 신호에 의해 인에이블되는 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  33. 제 30 항에 있어서,
    상기 버퍼는 상기 각각의 서브 사이클의 끝에서 시프트되는 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  34. 제 29 항에 있어서,
    상기 제어 워드는 상기 오프셋 값 및 상기 오프셋 값 +1 중 하나인 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  35. 제 29 항에 있어서,
    상기 누산된 값이 현재 값 보다 크면, 1을 포함하고 있는 상기 레지스터 중 한 레지스터의 값은 0으로 변하는 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
  36. 제 29 항에 있어서,
    상기 누산된 값이 현재 값 보다 작으면, 0을 포함하고 있는 상기 레지스터중 한 레지스터의 값은 1로 변하는 것을 특징으로 하는 발진기 동조를 위한 교정 방법.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404246B1 (en) * 2000-12-20 2002-06-11 Lexa Media, Inc. Precision clock synthesizer using RC oscillator and calibration circuit
US7116956B2 (en) * 2001-02-16 2006-10-03 Cubic Corporation Power oscillator for control of waveshape and amplitude
CN100375385C (zh) * 2003-02-12 2008-03-12 盛群半导体股份有限公司 一种遥控器载波频率校正装置与方法
US20050186920A1 (en) * 2004-02-19 2005-08-25 Texas Instruments Incorporated Apparatus for and method of noise suppression and dithering to improve resolution quality in a digital RF processor
US7266680B1 (en) * 2004-07-29 2007-09-04 Marvell International Ltd. Method and apparatus for loading configuration data
US7890787B2 (en) * 2005-06-17 2011-02-15 Analog Devices, Inc. Microprocessor programmable clock calibration system and method
GB2433332A (en) * 2005-12-16 2007-06-20 Nokia Corp Determining timing accuracy of a receiver oscillator
US7272078B1 (en) * 2006-10-12 2007-09-18 Telefonaktiebolaget L M Ericsson (Publ) Efficient clock calibration in electronic equipment
US7791418B2 (en) * 2007-12-20 2010-09-07 Pentad Design, Llc Systems and methods for compensating for variations of the output of a real-time clock
US7881895B2 (en) * 2008-05-27 2011-02-01 Sony Ericsson Mobile Communications Ab Methods of calibrating a clock using multiple clock periods with a single counter and related devices and methods
EP2253966B1 (en) * 2009-05-18 2014-04-30 Dialog Semiconductor GmbH Self-trim and self-test of on-chip values
US20100303185A1 (en) * 2009-06-02 2010-12-02 Jacobus Cornelis Haartsen Methods of Operating Wireless Communications Devices Including Detecting Times of Receipt of Packets and Related Devices
EP2333954B1 (en) 2009-11-25 2015-07-22 ST-Ericsson SA Clock recovery in a battery powered device
US8085099B2 (en) * 2010-04-06 2011-12-27 Sandisk Technologies Inc. Self-calibrating relaxation oscillator based clock source
GB201100986D0 (en) 2011-01-20 2011-03-09 Nordic Semiconductor Asa Low power oscillator
CN103634003B (zh) * 2012-08-14 2016-02-10 上海华虹宏力半导体制造有限公司 Osc频率自动校准电路及自动校准方法
US9698872B2 (en) * 2013-06-18 2017-07-04 Qualcomm Incorporated Methods and apparatus for improving remote NFC device detection using a low power oscillator circuit
US9766682B1 (en) * 2014-01-27 2017-09-19 Marvell International Ltd. Wakeup time system using drift estimation
US10782727B2 (en) * 2018-11-19 2020-09-22 Texas Instruments Incorporated Integrated circuits having self-calibrating oscillators, and methods of operating the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5445558A (en) * 1977-09-17 1979-04-10 Citizen Watch Co Ltd Frequency adjusting set for oscillator
NL8104415A (nl) * 1981-09-25 1983-04-18 Philips Nv Afstemschakeling met een frequentiesyntheseschakeling.
FR2529733A1 (fr) * 1982-06-30 1984-01-06 Labo Cent Telecommunicat Dispositif d'asservissement, en frequence, d'une horloge sur un signal exterieur de frequence moyenne tres precise mais comportant une gigue importante
US4525685A (en) * 1983-05-31 1985-06-25 Spectracom Corp. Disciplined oscillator system with frequency control and accumulated time control
JPS6235278A (ja) * 1985-08-09 1987-02-16 Nissan Motor Co Ltd ロランｃ受信機
US4864253A (en) * 1987-12-22 1989-09-05 Siemens Aktiengesellschaft Phase locked loop wherein phase comparing and filtering are performed by microprocessor
GB2252879B (en) * 1988-04-15 1992-12-16 Racal Res Ltd Frequency synthesizers
DE9112177U1 (de) * 1991-09-30 1991-12-12 Siemens AG, 8000 München Schaltungsanordnung zum Synchronisieren eines spannungsgesteuerten Oszillators
FI95334C (fi) * 1992-04-02 1996-01-10 Nokia Telecommunications Oy Oskillaattoriyksikkö digitaalisen solukkoradioverkon tukiasemaa tai vastaavaa varten
US5424664A (en) * 1993-07-02 1995-06-13 Rockwell International Corporation Direct digital synthesizer with adjustable clock frequency
JP3125562B2 (ja) * 1994-03-10 2001-01-22 富士電機株式会社 クロック発生回路
CA2247241A1 (en) * 1996-02-23 1997-08-28 Matsushita Communication Industrial Corporation Of America Method and system for determining the integrity of a received signal
US5943613A (en) * 1996-11-07 1999-08-24 Telefonaktiebolaget Lm Ericsson Method and apparatus for reducing standby current in communications equipment

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