KR20010101641A - 단일 식각기의 하드 마스크 및 금속층 단일 위치 식각 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 41
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 40
- 239000002184 metal Substances 0.000 title claims abstract description 40
- 238000005530 etching Methods 0.000 title claims description 25
- 238000011065 in-situ storage Methods 0.000 title 1
- 239000004065 semiconductor Substances 0.000 claims abstract description 46
- 239000000463 material Substances 0.000 claims abstract description 29
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000000126 substance Substances 0.000 claims abstract description 8
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims abstract description 7
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052801 chlorine Inorganic materials 0.000 claims abstract description 7
- 239000000460 chlorine Substances 0.000 claims abstract description 7
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 7
- 239000011737 fluorine Substances 0.000 claims abstract description 7
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 238000012545 processing Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 19
- 239000011229 interlayer Substances 0.000 claims 2
- 239000003989 dielectric material Substances 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 19
- 239000007769 metal material Substances 0.000 abstract 1
- 238000001465 metallisation Methods 0.000 description 8
- 230000003667 anti-reflective effect Effects 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000006117 anti-reflective coating Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000003993 interaction Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
- C23F4/00—Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
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- Physics & Mathematics (AREA)
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- Organic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
반도체 웨이퍼를 생산하는 방법에 있어서, 하드마스크 물질층은 활성 디바이스들이 형성된 기판의 상부 및 내부에 형성되는 중간 유전층 상에 형성된 금속층 표면 상에 형성된다. 포토레지스트층은 하드마스크물질의 상부에 형성되고, 하부 하드마스크 물질층의 일부들을 노출하기위해 패턴되고 현상된다. 상기 반도체 웨이퍼는 식각기에 위치되고 상기 하드마스크 물질층이 플루오르(fluorine)와 클러린(chlorine) 혼합 화학물질을 이용한 제 1공정으로 식각되고, 상기 금속 물질은 플루오르와 클러린 혼합 화학물질을 이용한 제 2공정으로 식각된다.
Description
고성능 반도체 디바이스들에 대한 수요의 증가는 금속화 라인들(lines)의 밀도를 증가시켰다. 고성능 반도체의 사용자의 주된 요구들 중 하나는 원천(raw) 처리 속도이다. 마이크로 프로세서와 같이 단일 반도체 칩에 더 많은 트랜지스터들이 집적되면서, 상기 반도체 칩의 속도와 기능성은 대단히 증가될 수 있는 잠재성을 가진다. 트랜지스터들의 수가 증가하면서 더 많은 실리콘 영역들이 필요하지만, 상기 트랜지스터들은 금속 라인들 간을 통해 상호 소자들 간을 이동하는 전자들의 거리가 줄어들도록 더 가까워질 필요가 있다. 그러나, 상기 금속 라인들이 서로 더 가깝게 위치되면서, 상기 금속 라인들 간의 상호작용에의해 발생되는 문제들이 증가한다. 상호작용 문제중 하나는 상기 상호연결들 단의 유도작용에의한 크로스 토크(crosstalk)이다. 다른 상호작용 문제는 RC지연에 관한 것으로, 이는 상기 시스템의 동작 속도에 비례한다. 반도체 디바이스의 구조적 구성요소들의 치수들을 제어하기위한 엄격함 때문에 모든 치수에 대한 모든 요소들의 증감은 설계보다 상기 반도체의 성능에 나쁜 영향을 유발할 수 있다. 제어의 엄격함은 치수가 0.25㎛ 영역 이하로 줄어들면서 더욱 더 엄격해진다.
반도체 생산을 위한 0.5㎛이하 영역에서 임계치수의 가속된 제어는 딥(deep)-UV 레지스트 풋팅들을 방지하고 최소화 하기위해 기판 반사도를 줄이는 반사-방지 코팅으로 반도체 업계의 관심을 증가시켰다. 웨이 더블유. 리, 퀴지 헤, 규쾅 싱, 압하 싱, 에덴 제이린스키, 켄 버난, 기리쉬 딕시트, 켈리 테일러, 친-성 리안, 제이디 루트머 그리고 밥 해브만에의한 명칭이0.18㎛와 0.19㎛이하 다층 금속 상호연결부에대한 무기 ARC인 논문은 SixOyNz를 반사방지 코팅으로 이용하고 하드 마스크로도 이용하는 것을 설명한다. 상기 논문은 상기 SixOyNz가 기판 반사를 최소화하고 딥-UV 레지스트 풋팅을 방지한다는 것을 보고한다.
그러나, SixOyNz와 같은 하드 마스크 물질 층의 이용은 상기 웨이퍼에 두개의 분리된 식각 공정을 실시할 필요성을 가진다. 한번의 식각은 하드 마스크 물질을 위한 것이고, 다른 하나는 금속 층들을 식각하기위한 것이다. 상기 분리된 식각 공정 각각은 상이한 식각기를 요구한다. 분리된 식각기의 사용과 분리된 식각 공정은 상기 공정의 산출량을 감소시키고 비용을 증가시킨다.
도 1A-1D는 SixOyNz층을 이용하지 않는 반도체 디바이스 생성 방법을 보인다.도 1A는 반도체 디바이스의 부분적 완성 부분(100)을 도시한다. 상기 반도체 디바이스의 부분적으로 완성된 부분(100)은 중간 유전층일 수 있는 옥사이드층(102)을 도시한다. 방지막(104)은 상기 옥사이드층(102) 상에 형성된다. 상기 방지막은 Ti/TiN층일 수 있다. 금속화층(106)은 상기 방지막(104) 상에 형성된다. 상기 금속화층(106)은 알루미늄과 같은 도전성 물질로 형성된다. 반사-방지 코팅물질의 층(108)은 상기 금속화층(106) 상에 형상된다. 상기 반사-방지 물질층(108)은 Ti/TiN과 같은 물질로 형성된다.
도 1B는 도 1A에 도시한 부분적으로 완성된 종래 반도체 디바이스를 상기 반사-방지 물질층(108) 상에 형성된 포토레지스트층(110)과 함께 도시한 것이다.
도 1C는 도 1B에 도시한 부분적으로 완성된 종래 반도체 디바이스를 상기 반사-방지 물질층(108)까지 패턴된 포토레지스트층(110)과 함께 도시한 것이다. 112로 나타내는 바와 같이, 레지스트 풋팅으로 알려진 구조들이 상기 포토레지스트층(110)과 반사-방지 물질층(108) 사이에 형성된다. 상기 레지스트 풋팅들(112)의 형성에 대한 이론은 상기 반사-방지 물질층(108)의 니트로겐과 상기 포토레지스트층(110)이 반응하는 것으로 생성된다.
도 1D는 도 1C에 도시한 부분적으로 완성된 종래 반도체 디바이스를 상기 반사-방지 층(108), 상기 금속층(106), 그리고 방지층(104)을 상기 옥사이드층(102)까지 식각 공적을 순차적으로 실시한 후를 도시한다. 상기 식각 공정들이 완료되면, 상기 레지스트 풋팅들(112)가 상기 식각 부분들에서 형성되는 수직 프로파일(profile)을 방지한 것을 알 수 있다. 상기 치수(114)는 원하는 치수이고,상기 치수(116)은 결과치수이며, 이는 상기 레지스트 풋팅이 상기 원하는 치수(114)를 상대적으로 많이 감소시켰다는 것을 나타낸다. 상기 줄어든 임계치수(criticality)는 상기 설계된 금속 라인들의 폭을 전형적으로 약 0.35㎛이 되도록 하며, 상기 금속 라인들 간의 간격을 설계된 0.3㎛보다 작게한다.
도 3은 웨이퍼 생산의 종래 방법을 보이는 흐름 다이어그램이다. 상기 생산 공정은 상기 웨이퍼의 기판에 활성 디바이스들을 형성하는 일련의 공정들(302)을 포함한다. 상기 기판의 내부 및 상부에 상기 활성 디바이스들이 형성된 후, 중간 초기 유전물 층이 상기 기판 표면 상에 형성되고, 304로 나타내어지며 하드마스크층을 포함하는 금속 층(적층)은 상기 중간 유전층 상에 형성된다. 포토레지스트 층이 상기 하드마스크층 상에 형성, 패턴 그리고 상기 하드마스크층을 노출하기위해 현상되며 이는 306으로 지시된다. 그리고 상기 웨이퍼는 상기 하드마스크를 식각하기위해 제 1식각기에 위치되며, 이는 308로 지시된다. 상기 하드마스크층이 식각된 후, 상기 웨이퍼는 상기 금속층을 식각하기위해 제 2식각기에 위치되며, 이는 310으로 지시된다. 상기 제 2식각기에서의 공정이 완료된 후, 312에서 지금 식각된 상기 금속층이 마지막 금속층인가를 판단한다. 만일 아니라면, 상기 웨이퍼는 314에서 다른 공정이 실시되고, 다음 금속층이 304에서 형성된다. 상기 공정은 312에서 지금 완료된 금속층이 마지막층이라는 것을 결정할 때 까지 반복된다. 상기 마지막층이 완료되면, 상기 웨이퍼는 완성된다(316). 두 식각기들의 요구는 산출량을 줄이고 공정 비용을 높인다.
그로인해, 식각된 구조에서 수직이 아닌 프로파일을 형성하는 레지스트 풋팅을 형성하지 않고, 상기 하드마스크 및 금속층 모두를 하나의 식각기에서 식각할 수 있는 반도체 디바이스를 생산하는 방법이 필요하다.
본 발명은 일반적으로 DUV 레지스트(resist) 풋팅(footing)들을 방지하기위해 금속 층들 상에 형성된 하드 마스크(hard mask)를 가지는 고밀도, 고성능 반도체 디바이스들을 생산하는 방법에 관한 것이다. 좀더 구체적으로, 본 발명은 하드 마스크 및 금속 층들을 식각하기위해 단일 식각기를 이용하여 고밀도, 고성능 반도체 디바이스들을 생산하는 방법에 관한 것이다.
본 발명의 새로운 특성들은 첨부되는 청구항들에서 나열된다. 그러나, 본 발명 자체는 바람직한 사용과 그의 다른 목적들 및 이점들을 첨부되는 도면들과 함께 예시적인 실시예들의 자세한 설명을 참조하는 것으로 용이하게 이해될 것이다.
도 1A-1D는 레지스트 풋팅을 형성하는 반도체 디바이스 생산의 종래 방법을 도시한다.
도 1A는 종래 기술에서 반도체 디바이스의 부분적 완성 부분을 도시한다.
도 1B는 도 1A에 도시한 부분적으로 완성된 종래 반도체 디바이스를 상기 반도체 디바이스 표면 상에 형성된 포토레지스트층과 함께 도시한 것이다.
도 1C는 레지스트 풋팅들의 형성을 보이면서, 도 1B에 도시한 부분적으로 완성된 종래 반도체 디바이스를 패턴되고 현상된 상기 포토레지스트층과 함께 도시한 것이다.
도 1D는 일련의 식각 공정들을 실시한 후 도 1C에 도시한 부분적으로 완성된 종래 반도체 디바이스를, 수직이 아닌 식각 프로파일들과 상기 레지스트 풋팅에의해 줄어든 치수와 함께 도시한다.
도 2A-2D는 레지스트 풋팅을 방지하는 본 발명에 따라서 반도체 디바이스를 생성하는 방법을 도시한다.
도 2A는 본 발명에 따라서 반도체 디바이스의 부분적으로 완성된 부분을 도시한다.
도 2B는 도 2A에 도시한 부분적으로 완성된 종래 반도체 디바이스를 상기 반도체 디바이스 표면 상에 형성된 포토레지스트층과 함께 도시한 것이다.
도 2C는 레지스트 풋팅들이 형성되지 않으면서, 도 2B에 도시한 부분적으로 완성된 종래 반도체 디바이스를 패턴되고 현상된 상기 포토레지스트층과 함께 도시한 것이다.
도 2D는 일련의 식각 공정들을 실시한 후 도 2C에 도시한 부분적으로 완성된 종래 반도체 디바이스를, 본 발명에의해 제공되는 수직 식각 프로파일들과 함께 도시한다.
도 3은 웨이퍼를 생산하기위한 종해 방법의 흐름 다이어그램을 도시한다.
도 4는 본 발명에 따라서 웨이퍼를 생산하는 방법의 흐름 다이어그램을 도시한다.
본 발명에 따르면, 나열되는 것과 그 외의 다른 목적들 및 이점들은 레지스트 풋팅들의 형성을 방지하는 반도체 디바이스 생산 방법에의해 얻어진다.
본 발명의 한 측면에 따르면, 하드마스크 물질층은 활성 디바이스들이 형성된 기판의 상부 및 내부에 형성되는 중간 유전층 상에 형성된 금속층 표면 상에 형성된다. 포토레지스트층은 하드마스크물질의 상부에 형성되고, 하부 하드마스크 물질층의 일부들을 노출하기위해 패턴되고 현상된다. 상기 반도체 웨이퍼는 식각기에 위치되고 상기 하드마스크 물질층이 제 1공정에서 식각되며 제 2공정에서 상기 금속층이 식각된다.
본 발명의 다른 측면에서, 상기 하드마스크 물질층 및 상기 금속층은 플루오르(fluorine)와 클러린(chlorine) 혼합 화학물질을 이용한 처리를 통해 식각된다.
상기 설명된 방법은 레지스트 풋팅을 줄이면서 반도체 웨이퍼를 생산하는 방법과 식각기를 바꾸지 않고서 상기 하드마스크와 금속층을 식각할 수 있는 방법을 제공한다.
본 발명은 이하 제세한 설명과 첨부되는 도면들을 참조하는 것으로 더욱 용이하게 이해할 수 있다. 다음의 설명을 통해서 당업자들에게 명백한 바와 같이, 본발명의 설명되 실시예 및 도면은 본 발명을 최적으로 실시하기위한 예시의 방법으로 간략화한 것이다. 본 발명은 다른 실시예들도 가능하며, 그 몇몇 세부사항들은명백한 관점에서 다양하게 변경될 수 있고, 이들 모두는 본 발명의 범위에서 벗어나지 않는다. 따라서, 상기 도면들과 상세한 설명은 그 특성을 예시하기위한 것으로 간주되어야하며 제한적인 것이 아니다.
발명자에의해서 현재까지 고려된 본 발명을 최적으로 예시하는 본 발명의 실시예를 좀더 자세하고 구체적으로 실시한 것이다.
도 2A-2D는 레지스트 풋팅 형성을 방지하는 본 발명에 따른 반도체 디바이스의 형성 방법을 도시한다. 도 2A는 반도체 디바이스(200)의 부분적인 완성부분을 도시한다. 상기 반도체 디바이스의 부분적으로 완성된 부분(200)은 중간 유전층일 수 있는 옥사이드층(202)을 도시한다. 방지막(204)은 상기 옥사이드층(202) 상에형성된다. 상기 방지막은 Ti/TiN층일 수 있다. 금속화층(206)은 상기 방지막(204) 상에 형성된다. 상기 금속화층(206)은 알루미늄과 같은 도전성 물질로 형성된다. 상기 금속화층을 형성할 수 있는 다른 물질들은 텅스텐이나 도프된 폴리실리콘일 수 있다. 반사-방지 코팅물질의 층(208)은 상기 금속화층(206) 상에 형상된다. 상기 반사-방지 물질층(208)은 Ti/TiN과 같은 물질로 형성된다. 하드마스크층(210)은 상기 반서-방지 물질층(208) 상에 형성된다. 상기 하드마스크층(210)은 TEOS(테트라-에틸-오소-실리케이트)와 같은 물질로 형성되거나 처리된 실리콘 옥시니트라이드(SixOyNz)로 형성될 수있다.
도 2B는 도 2A에 도시한 부분적으로 완성된 반도체 디바이스(200)를 상기 하드마스크층(210) 상에 형성된 포토레지스트층과 함께 도시한 것이다.
도 2C는 도 2B에 도시한 부분적으로 완성된 반도체 디바이스(200)를 상기 하드마스크층(210)까지 패턴되고 현상된 포토레지스트층(212)과 함께 도시한 것이다. 214로 나타내는 바와 같이, 상기 포토레지스트층(212)과 상기 하드마스크층(210) 간의 인터페이스에 어떠한 구조(레지스트 풋팅)도 형성되지 않는다.
도 2D는 도 2C에 도시한 부분적으로 완성된 종래 반도체 디바이스(200)를 상기 하드마스크층(210), 상기 반사-방지 층(208), 상기 금속층(206), 그리고 방지층(204)을 상기 옥사이드층(202)까지 식각 공적을 순차적으로 실시한 후를 도시한다. 상기 식각 공정들이 완료되면, 상기 식각 부분의 원하는 폭(216)은 줄어들지 않았다는 것을 알 수 있다. 상기 하드마스크층(210) 및 상기 금속층(206)은 공정 단계들 및 시간을 줄이기 위해 유사한 화학물질을 통한 동일한 식각으로 식각된다. 상기 하드마스크층(210) 및 상시 금속층(206)은 플루오르 및 클러린 혼합 식각 화학물질을 이용하여 식각되는 Ti/TiN층을 포함한다.
도 4는 본 발명에 따르는 웨이퍼 생산의 방법을 보이는 흐름 다이어그램이다. 상기 생산 공정은 상기 웨이퍼의 기판에 활성 디바이스들을 형성하는 일련의 공정들(402)을 포함한다. 상기 기판의 내부 및 상부에 상기 활성 디바이스들이 형성된 후, 중간 초기 유전물 층이 상기 기판 표면 상에 형성되고, 404로 나타내어지며 하드마스크층을 포함하는 금속 층(적층)은 상기 중간 유전층 상에 형성된다. 포토레지스트 층이 상기 하드마스크층 상에 형성, 패턴 그리고 상기 하드마스크층을 노출하기위해 현상되며 이는 406으로 지시된다. 그리고 상기 웨이퍼는 상기 하드마스크 및 상기 금속층을 식각하기위해 식각기에 위치되며, 이는 408로 지시된다. 상기 하드마스크층 및 상기 금속층은 플루오르 및 클러린 혼합 식각 화학물질을 이용하여 식각된다.
요약하면, 본 발명 방법의 결과들과 이점들은 이제 좀더 완전히 실현 가능하다. 상기 설명된 방법은 종래 반도체 디바이스들의 후속 식각 공정들 동안 임계치수들을 원치않게 줄이는 딥-UV 레지스트 풋팅들의 형성을 방지한다. 부가적으로, 상기 설명된 방법은 상기 하드마스크와 상기 금속층을 단일 식각기에서 식각하도록 하는 반도체 디바이스 생산 방법을 제공한다.
본 발명 실시예의 상기 설명은 예시와 설명을 위한 목적으로 제공된 것이다. 이는 설명된 상세한 형태들로 본 발명을 제한하거나 모두 규명하기위한 것이 아니다. 명백한 변경들 또는 변경들은 상기 방식으로 가능하다. 상기 실시예는 본 발명의 원리와 그의 실용적 응용을 최적으로 예시하기위해 선택되고 설명된 것으로, 이를 통해 당 업자들은 본 발명을 다양한 실시예들과 특정 이용을 위한 적절한 변경들로 이용할 수 있다. 공정하고, 합법적이며 형평성 있는 범위에 따라서 해석되면, 첨부된 청구항에의해 이러한 모든 변경들과 변화들은 본 발명의 범위에 포함된다.
Claims (6)
- 반도체 웨이퍼 생산 방법에 있어서, 상기 방법은,상기 반도체 웨이퍼의 기판 내부 및 상부에 활성 디바이스들을 형성하는 단계와,상기 반도체 기판 표면 상에 중간층 유전물질을 형성하는 단계와,상기 중간층 유전물질 표면 상에 금속층을 형성하는 단계와,상기 금속층 표면 상에 하드마스크층을 형성하는 단계와,상기 하드마스크 물질층 상에 포토레지스트층을 형성하는 단계와,상기 포토레지스트층 하부 상기 하드마스크 물질의 일부들을 노출시키도록 상기 포토레지스트층을 패터닝하고 현상하는 단계와,상기 반도체 웨이퍼를 식각기에 위치시키는 단계와,하드마스크 물질층 하부 상기 금속층의 일부들을 노출시키도록 상기 하드마스크 물질층의 노출된 일부를 식각하는 단계와, 그리고상기 금속층의 노출된 일부들을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼 생산 방법.
- 제 1항에 있어서, 상기 하드마스크 물질층의 노출된 일부들을 식각하는 단계는 플루오르 및 클러린 혼합 화학물질을 이용하여 식각하는 것으로 달성되는 것을 특징으로 하는 반도체 웨이퍼 생산 방법.
- 제 2항에 있어서, 상기 노출된 금속층 부분들의 노출된 부분을 식각하는 단계는 플루오르 및 클러린 혼합 화학물질을 이용하여 식각하는 것으로 달성되는 것을 특징으로 하는 반도체 웨이퍼 생산 방법.
- 제 3항에 있어서, 만일 상기 식각된 금속층이 마지막 금속층인지를 검출하는 단계를 더 포함하는 것을 특징으로 하는 반도체 웨이퍼 생산 방법.
- 제 4항에 있어서, 상기 금속층이 마지막 금속층이 아니면 다른 웨이퍼 공정단계를 더 포함하는 것을 특징으로 하는 반도체 웨이퍼 생산 방법.
- 제 4항에 있어서, 상기 금속층이 마지막 금속층이면 완료하는 단계를 더 포함하는 것을 특징으로 하는 반도체 웨이퍼 생산 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/236,025 US6159863A (en) | 1999-01-22 | 1999-01-22 | Insitu hardmask and metal etch in a single etcher |
| US09/236,025 | 1999-01-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010101641A true KR20010101641A (ko) | 2001-11-14 |
| KR100708422B1 KR100708422B1 (ko) | 2007-04-18 |
Family
ID=22887811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020017009245A KR100708422B1 (ko) | 1999-01-22 | 2000-01-21 | 단일 식각 장치에서 하드마스크 및 금속층을 인사이츄 식각하는 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6159863A (ko) |
| EP (1) | EP1166344A1 (ko) |
| JP (1) | JP2002535847A (ko) |
| KR (1) | KR100708422B1 (ko) |
| WO (1) | WO2000044037A1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1999
- 1999-01-22 US US09/236,025 patent/US6159863A/en not_active Expired - Lifetime
-
2000
- 2000-01-21 KR KR1020017009245A patent/KR100708422B1/ko not_active IP Right Cessation
- 2000-01-21 JP JP2000595374A patent/JP2002535847A/ja active Pending
- 2000-01-21 EP EP00911608A patent/EP1166344A1/en not_active Withdrawn
- 2000-01-21 WO PCT/US2000/001503 patent/WO2000044037A1/en active IP Right Grant
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2000044037A1 (en) | 2000-07-27 |
| EP1166344A1 (en) | 2002-01-02 |
| US6159863A (en) | 2000-12-12 |
| JP2002535847A (ja) | 2002-10-22 |
| KR100708422B1 (ko) | 2007-04-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| E902 | Notification of reason for refusal | ||
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| FPAY | Annual fee payment |
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|
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Payment date: 20140320 Year of fee payment: 8 |
|
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