KR20010094861A - Method for Fabricating Semiconductor Device of Dynamic Random Access Memory - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로 특히, 실리사이드 공정에서 발생되는 보이드(Void)를 방지하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 디램 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a DRAM manufacturing method of a semiconductor device capable of improving voids by preventing voids generated in a silicide process.
일반적으로 고속의 동작(High speed operation)을 요구하는 로직(Logic)을 형성함에 있어서 기생적인 저항성분(Parasitic resistance) 및 졍션 리퀴지(Junction leakage)가 발생되며 이를 감소시키기 위하여 실리사이드 공정을 실시하고 있다.In general, parasitic resistance and junction leakage occur in forming logic that requires high speed operation, and silicide process is performed to reduce this. .
이하 첨부된 도면을 참조하여 종래의 반도체 소자의 디램 제조방법을 설명하면 다음과 같다.Hereinafter, a DRAM manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 도 1f는 종래의 반도체 소자의 디램 제조공정 단면도이고, 도 2는 종래의 반도체 소자의 디램의 피모스의 게이트 하부의 반도체 기판과 실리사이드층의 계면 부근의 사진이다.1A to 1F are cross-sectional views of a DRAM manufacturing process of a conventional semiconductor device, and FIG. 2 is a photograph of the vicinity of an interface between a semiconductor substrate and a silicide layer under a gate of a PMOS of a DRAM of the conventional semiconductor device.
도 1a에 도시된 바와 같이, 반도체 기판(101)의 필드 영역에 소정깊이를 갖는 트랜치를 형성하고 상기 트랜치를 포함한 전면에 절연막을 형성한 후 에치백이나 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치의 내부에만 절연막이 잔류하도록 하여 STI(Shallow Trench Isolation)구조의 필드 산화막(104)을 형성한다.As shown in FIG. 1A, a trench having a predetermined depth is formed in a field region of the semiconductor substrate 101, and an insulating film is formed on the entire surface including the trench, followed by an etch back or chemical mechanical polishing (CMP) process. The insulating film remains only inside the trench to form a field oxide film 104 having a shallow trench isolation (STI) structure.
그리고, 상기 필드 산화막(104)사이 상기 반도체 기판(101)내에 소정 깊이로 p웰(102)을 형성하고 상기 p웰(102)이 형성되지 않은 상기 반도체 기판(101)내에 소정 깊이로 n웰(103)을 형성한다.In addition, p wells 102 are formed in the semiconductor substrate 101 between the field oxide films 104 to a predetermined depth, and n wells are formed to a predetermined depth in the semiconductor substrate 101 where the p wells 102 are not formed. 103).
이어 상기 필드 산화막(104)을 포함한 상기 반도체 기판(101)의 전면에 게이트 산화막(105)을 형성하고 상기 게이트 산화막(105)상에 게이트 전극용 폴리 실리콘과 캡 절연막(107)을 차례로 증착한다.Subsequently, a gate oxide film 105 is formed on the entire surface of the semiconductor substrate 101 including the field oxide film 104, and polysilicon for a gate electrode and a cap insulating film 107 are sequentially deposited on the gate oxide film 105.
그리고, 포토 및 식각 공정으로 상기 캡 절연막(107)과 폴리 실리콘과 게이트 산화막(105)을 선택적으로 제거하여 p웰(102)과 n웰(103)의 소정 영역에 게이트 전극(106)을 형성한다.The cap insulating film 107, the polysilicon, and the gate oxide film 105 are selectively removed by a photo and etching process to form the gate electrode 106 in a predetermined region of the p well 102 and the n well 103. .
그리고, 반도체 기판(101)의 전면에 제 1 포토레지스트(108)를 도포한 후 노광 및 현상 공정으로 상기 p웰(102)의 표면이 노출되도록 상기 제 1 포토레지트(108)를 패터닝한다.In addition, the first photoresist 108 is coated on the entire surface of the semiconductor substrate 101, and then the first photoresist 108 is patterned to expose the surface of the p well 102 by an exposure and development process.
그리고, 상기 패터닝된 제 1 포토레지스트(108)를 마스크로 이용한 저농도 n형 불순물 이온 주입으로 상기 p웰(102)의 게이트 전극(106) 양측의 반도체 기판(101)의 표면내에 저농도 n형 불순물 영역(109)을 형성한다.The low concentration n-type impurity region is formed in the surface of the semiconductor substrate 101 on both sides of the gate electrode 106 of the p-well 102 by low concentration n-type impurity ion implantation using the patterned first photoresist 108 as a mask. 109 is formed.
도 1b에 도시된 바와 같이, 상기 제 1 포토레지스트(108)를 제거하고 상기 반도체 기판(101)의 전면에 제 2 포토레지스트(110)를 도포한 후 노광 및 현상 공정으로 상기 n웰(103)의 표면이 노출되도록 상기 제 2 포토레지스트(110)를 패터닝한다.As shown in FIG. 1B, the n well 103 is removed by removing the first photoresist 108 and applying the second photoresist 110 to the entire surface of the semiconductor substrate 101. The second photoresist 110 is patterned to expose the surface of the film.
그리고, 상기 패터닝된 제 2 포토레지스트(110)를 마스크로 이용하여 저농도 p형 불순물 이온을 주입하여 상기 n웰(103)의 게이트 전극(106) 양측 상기 반도체 기판(101)의 표면내에 저농도 p형 불순물 영역(111)을 형성한다.In addition, a low concentration p-type impurity ion is implanted using the patterned second photoresist 110 as a mask to form a low concentration p-type in the surface of the semiconductor substrate 101 on both sides of the gate electrode 106 of the n well 103. The impurity region 111 is formed.
그리고, 상기 제 2 포토레지스트(110)를 마스크로 이용하여 높은 에너지의 할로 이온을 주입하여 상기 저농도 p형 불순물 영역(111)이 형성된 반도체 기판(101)의 표면내에 상기 저농도 p형 불순물 영역(111)보다 깊게 할로 영역(112)을 형성한다.The low concentration p-type impurity region 111 is formed on the surface of the semiconductor substrate 101 on which the low concentration p-type impurity region 111 is formed by implanting high energy halo ions using the second photoresist 110 as a mask. To form a hollow region 112 deeper than).
도 1c에 도시된 바와 같이, 상기 제 2 포토레지스트(110)를 제거하고 상기 반도체 기판(101)의 전면에 절연막을 증착한다.As shown in FIG. 1C, the second photoresist 110 is removed and an insulating film is deposited on the entire surface of the semiconductor substrate 101.
이어 상기 게이트 캡 절연막(107) 및 게이트 전극(106)의 양측면에 남도록 상기 절연막을 에치백하여 절연측벽(113)을 형성한다.Next, the insulating side wall 113 is formed by etching back the insulating layer so as to remain on both sides of the gate cap insulating layer 107 and the gate electrode 106.
그리고, 상기 반도체 기판(101)의 전면에 제 3 포토레지스트(114)를 도포하고 노광 및 현상 공정으로 상기 p웰(102)의 표면이 노출되도록 상기 제 3 포토레지스트(114)를 패터닝한 후 이를 마스크로 이용하여 고농도 n형 불순물 이온을 주입하여 상기 반도체 기판(101)의 표면내에 상기 저농도 n형 불순물 영역(109)과 연결되는 고농도 n형 불순물 영역(115)을 형성한다.The third photoresist 114 is coated on the entire surface of the semiconductor substrate 101, and the third photoresist 114 is patterned to expose the surface of the p well 102 by an exposure and development process. A high concentration n-type impurity region 115 connected to the low concentration n-type impurity region 109 is formed in the surface of the semiconductor substrate 101 by implanting high concentration n-type impurity ions as a mask.
도 1d에 도시된 바와 같이, 상기 제 3 포토레지스트(114)를 제거하고 상기 반도체 기판(101)의 전면에 제 4 포토레지스트(116)를 도포한다.As shown in FIG. 1D, the third photoresist 114 is removed and a fourth photoresist 116 is applied to the entire surface of the semiconductor substrate 101.
이후, 노광 및 현상 공정으로 상기 n웰(103)의 표면이 노출되도록 상기 제 4 포토레지스트(116)를 패터닝하고 이를 마스크로 이용한 고농도 p형 불순물 이온 주입하여 상기 반도체 기판(101)의 표면내에 상기 저농도 p형 불순물 영역(111)에 연결되는 고농도 p형 불순물 영역(117)을 형성한다.Subsequently, the fourth photoresist 116 is patterned to expose the surface of the n well 103 by an exposure and development process, and a high concentration of p-type impurity ions are implanted using the mask as the mask, thereby forming the surface of the semiconductor substrate 101. A high concentration p-type impurity region 117 connected to the low concentration p-type impurity region 111 is formed.
도 1e에 도시된 바와 같이, 상기 반도체 기판(101)의 전면에 코발트(Cobalt)층(118)을 증착한다.As shown in FIG. 1E, a cobalt layer 118 is deposited on the entire surface of the semiconductor substrate 101.
상기 코발트층(118)의 대신에 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)등을 포함하는 고용점 금속 중 하나를 사용할 수 있다.Instead of the cobalt layer 118, one of a solid solution metal including titanium (Ti), molybdenum (Mo), tungsten (W) and the like may be used.
그리고 어닐링(Annealing)공정으로 도 1f에 도시된 바와 같이, 상기 고농도 n형 불순물 영역(115)과 상기 고농도 p형 불순물 영역(117)의 표면에 실리사이드층(119)을 형성한다.In addition, as illustrated in FIG. 1F, the silicide layer 119 is formed on the surfaces of the high concentration n-type impurity region 115 and the high concentration p-type impurity region 117 by an annealing process.
여기에서 상기 실리사이드층(119)은 상기 고농도 n형 불순물 영역(115) 및 상기 고농도 p형 불순물 영역(117)의 상기 반도체 기판(101)의 Si이온과 상기 코발트층(118)의 Co이온의 반응으로 생성된다.Here, the silicide layer 119 is a reaction between Si ions of the semiconductor substrate 101 of the high concentration n-type impurity region 115 and the high concentration p-type impurity region 117 and Co ions of the cobalt layer 118. Is generated.
그리고, 상기 어닐링 공정은 실리사이드층(119)이 변형을 가져오지 않는 온도 범위인 250∼950℃로 실시한다.The annealing process is performed at 250 to 950 ° C., which is a temperature range in which the silicide layer 119 does not cause deformation.
이후, 상기 공정에서 반응하지 않고 남아 있는 코발트(Co)층(118)을 산성 습식각(Acid Wet Each) 혹은 건식각(Dry Each)을 통하여 제거하여 종래의 반도체 소자의 디램을 완성한다.Subsequently, the cobalt (Co) layer 118 remaining unreacted in the process is removed through acidic wet etching or dry each to complete the DRAM of the conventional semiconductor device.
도 2는 상기의 공정으로 완성된 디램의 피모스의 절연측벽(113) 하부의 반도체 기판(101)과 실리사이드층(119)의 계면 부근의 사진으로 상기 절연측벽(113)하부의 반도체 기판(101)에 보이드(Void)가 형성되었음을 나타낸다.FIG. 2 is a photograph of the vicinity of the interface between the semiconductor substrate 101 and the silicide layer 119 under the insulating side wall 113 of the PMOS of the DRAM completed by the above process. The semiconductor substrate 101 under the insulating side wall 113. ) Shows that voids are formed.
그러나 상기와 같은 종래의 반도체 소자의 디램 제조방법은 실리사이드의 형성시에 할로 영역과 접하는 실리사이드층의 사이에 보이드가 발생되어 반도체 소자의 특성을 크게 저하시키는 문제점이 있다.However, the DRAM manufacturing method of the conventional semiconductor device as described above has a problem in that voids are generated between the silicide layers in contact with the halo region when the silicide is formed, thereby greatly reducing the characteristics of the semiconductor device.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 실리사이드 공정에서 발생되는 보이드를 방지하여 소자의 특성을 향상시키도록 한 반도체 소자의 디램 제조방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a DRAM manufacturing method of a semiconductor device to improve the characteristics of the device by preventing voids generated in the silicide process to solve the above problems.
도 1a 내지 도 1f는 종래의 반도체 소자의 디램 제조공정 단면도1A to 1F are cross-sectional views of a DRAM manufacturing process of a conventional semiconductor device.
도 2는 종래 반도체 소자의 디램의 피모스의 실리사이드층 부근의 사진Fig. 2 is a photograph of the vicinity of the silicide layer of the PMOS of the DRAM of the conventional semiconductor device.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 디램 제조공정 단면도3A to 3E are cross-sectional views of a DRAM manufacturing process of a semiconductor device according to an embodiment of the present invention.
도 4는 본 발명의 실시예에 따른 반도체 소자의 디램의 피모스의 실리사이드층 부근의 사진4 is a photograph of the vicinity of the silicide layer of the PMOS of the DRAM of the semiconductor device according to an embodiment of the present invention.
도면의 주요 부분에 대한 부호설명Explanation of Signs of Major Parts of Drawings
301 : 반도체 기판 302 : p웰301 semiconductor substrate 302 p well
303 : n웰 304 : 필드 산화막303: n well 304: field oxide film
305 : 게이트 산화막 306 : 게이트 전극305: gate oxide film 306: gate electrode
307 : 캡 절연막 308 : 저농도 n형 불순물 영역307: cap insulating film 308: low concentration n-type impurity region
308a : 할로 영역 309 : 제 1 절연측벽308a: halo region 309: first insulating side wall
310 : 제 1 포토레지스트 311 : 고농도 p형 불순물 영역310: first photoresist 311: high concentration p-type impurity region
312 : 제 2 절연측벽 313 : 제 2 포토레지스트312: second insulating side wall 313: second photoresist
314 : 고농도 n형 불순물 영역 315 : 코발트층314: high concentration n-type impurity region 315: cobalt layer
316 : 실리사이드층316: silicide layer
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 디램 제조방법은 반도체 소자의 디램 제조방법에 관한 것으로 반도체 기판의 표면내에 제 1 도전형 웰과 제 2 도전형 웰을 각각 형성하는 단계와, 상기 반도체 기판상의 소정영역에 게이트 절연막을 개재하여 게이트 전극 및 게이트 캡 절연막을 형성하는 단계와, 상기 게이트 전극 양측의 상기 제 1 도전형 웰과 상기 제 2 도전형 웰에 각각 제 2 도전형 저농도 불순물 영역과 할로 영역을 동시에 형성하는 단계와, 상기 게이트 전극의 양측면에 제 1 절연측벽을 형성하는 단계와, 상기 게이트 전극 양측의 상기 제 2 도전형 웰에 제 1 도전형 고농도 불순물 영역을 형성하는 단계와, 상기 제 1 절연측벽의 양측면에 제 2 절연측벽을 형성하는 단계와, 상기 게이트 전극 양측의 상기 제 1 도전형 웰에 제 2 도전형 고농도 불순물 영역을 형성하는 단계와, 상기 반도체 기판의 전면에 고용점 금속막을 형성하고 열처리하여 상기 고농도 불순물 영역이 형성된 상기 반도체 기판의 표면에 고용점 실리사이드막을 형성하는단계를 포함하여 형성한다.The DRAM manufacturing method of the semiconductor device of the present invention for achieving the above object relates to a DRAM manufacturing method of the semiconductor device comprising the steps of forming a first conductive well and a second conductive well in the surface of the semiconductor substrate, Forming a gate electrode and a gate cap insulating film through a gate insulating film in a predetermined region on the semiconductor substrate; and second conductive low concentration impurities in the first conductive well and the second conductive well on both sides of the gate electrode, respectively. Simultaneously forming a region and a halo region, forming first insulating side walls on both sides of the gate electrode, and forming a first conductivity type high concentration impurity region in the second conductivity type wells on both sides of the gate electrode. And forming second insulating side walls on both sides of the first insulating side wall, and in the first conductivity type wells on both sides of the gate electrode. Forming a conductive high concentration impurity region, and forming a solid solution metal film on the entire surface of the semiconductor substrate and performing heat treatment to form a solid solution silicide layer on the surface of the semiconductor substrate on which the high concentration impurity region is formed. .
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 디램 제조방법을 설명하면 다음과 같다.Hereinafter, a DRAM manufacturing method of a semiconductor device of the present invention will be described with reference to the accompanying drawings.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 디램 제조공정 단면도이고, 도 4는 본 발명의 실시예에 따른 반도체 소자의 디램의 피모스의 게이트 하부의 반도체 기판과 실리사이드층의 계면 부근의 사진이다.3A to 3E are cross-sectional views of a DRAM fabrication process of a semiconductor device according to an embodiment of the present invention, and FIG. 4 is an interface between a semiconductor substrate and a silicide layer under a gate of a PMOS of a DRAM of the semiconductor device according to an embodiment of the present invention. It is photograph of neighborhood.
도 3a에 도시된 바와 같이, 반도체 기판(301)의 필드 영역에 소정깊이를 갖는 트랜치를 형성하고 상기 트랜치를 포함한 전면에 절연막을 형성한 후 에치백이나 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치의 내부에만 절연막이 잔류하도록 하여 STI(Shallow Trench Isolation)구조의 필드 산화막(304)을 형성한다.As shown in FIG. 3A, a trench having a predetermined depth is formed in a field region of the semiconductor substrate 301, and an insulating film is formed on the entire surface including the trench, followed by an etch back or chemical mechanical polishing (CMP) process. The insulating film remains only inside the trench to form a field oxide film 304 having a shallow trench isolation (STI) structure.
상기 필드 산화막(304)사이 상기 반도체 기판(301)내에 소정 깊이로 p웰(302)을 형성하고 상기 p웰(302)이 형성되지 않은 상기 반도체 기판(301)내에 소정 깊이로 n웰(303)을 형성한다.An n well 303 is formed at a predetermined depth in the semiconductor substrate 301 between the field oxide layer 304 and in the semiconductor substrate 301 where the p well 302 is not formed. To form.
이어 상기 필드 산화막(304)을 포함한 상기 반도체 기판(301)의 전면에 게이트 산화막(305)을 형성하고 상기 게이트 산화막(305)상에 게이트 전극용 폴리 실리콘과 캡 절연막(307)을 차례로 증착한다.Subsequently, a gate oxide film 305 is formed on the entire surface of the semiconductor substrate 301 including the field oxide film 304, and polysilicon for a gate electrode and a cap insulating film 307 are sequentially deposited on the gate oxide film 305.
그리고, 포토 및 식각 공정으로 상기 캡 절연막(307)과 폴리 실리콘과 게이트 산화막(305)을 선택적으로 제거하여 p웰(302)과 n웰(303)의 소정 영역에 게이트 전극(306)을 형성한다.The cap insulating film 307, the polysilicon, and the gate oxide film 305 are selectively removed by a photo and etching process to form the gate electrode 306 in a predetermined region of the p well 302 and the n well 303. .
그리고, 상기 반도체 기판(301)의 전면에 저농도 n형 불순물 이온을 주입하여 상기 p웰(302)의 게이트 전극(306) 양측 상기 반도체 기판(301)의 표면내에 저농도 n형 불순물 영역(308)을 형성함과 동시에 상기 n웰(303)의 게이트 전극(306) 양측 상기 반도체 기판(301)내에 소정 깊이로 할로(halo) 영역(308a)을 형성한다.The low concentration n-type impurity ions are implanted into the entire surface of the semiconductor substrate 301 so that the low concentration n-type impurity region 308 is formed in the surface of the semiconductor substrate 301 on both sides of the gate electrode 306 of the p well 302. At the same time, a halo region 308a is formed in the semiconductor substrate 301 on both sides of the gate electrode 306 of the n well 303.
도 3b에 도시된 바와 같이, 상기 게이트 전극(306)을 포함한 상기 반도체 기판(301) 전면에 절연막을 증착하고 상기 게이트 전극(306) 및 상기 캡 절연막(307)의 양측면에 남도록 상기 절연막을 에치백하여 제 1 절연측벽(309)을 형성한다.As shown in FIG. 3B, an insulating film is deposited on the entire surface of the semiconductor substrate 301 including the gate electrode 306, and the insulating film is etched back so as to remain on both sides of the gate electrode 306 and the cap insulating film 307. Thus, the first insulating side wall 309 is formed.
여기에서 상기 제 1 절연측벽(309)은 50∼1500Å의 두께를 갖는 나이트 라이드막으로 구성된다.Here, the first insulating side wall 309 is composed of a nitride film having a thickness of 50 to 1500 kPa.
그리고, 상기 반도체 기판(301) 전면에 제 1 포토레지스트(310)를 도포한 후 노광 및 현상 공정으로 상기 n웰(303)의 표면이 노출되도록 상기 제 1 포토레지트(310)를 패터닝한 후 이를 마스크로 이용하여 고농도 p형 불순물 이온을 주입하여 게이트 전극(306) 양측 상기 반도체 기판(301)의 표면내에 고농도 p형 불순물 영역(311)을 형성한다.After the first photoresist 310 is coated on the entire surface of the semiconductor substrate 301, the first photoresist 310 is patterned to expose the surface of the n well 303 by an exposure and development process. Using this as a mask, high concentration p-type impurity ions are implanted to form a high concentration p-type impurity region 311 on the surface of the semiconductor substrate 301 on both sides of the gate electrode 306.
도 3c에 도시된 바와 같이, 상기 제 1 포토레지스트(310)를 제거하고 상기 제 1 절연측벽(309)을 포함한 상기 반도체 기판(301)의 전면에 절연막을 증착한 후 상기 제 1 절연측벽(309)의 측면에 남도록 상기 절연막을 에치백하여 제 2 절연측벽(312)을 형성한다.As shown in FIG. 3C, after removing the first photoresist 310 and depositing an insulating film on the entire surface of the semiconductor substrate 301 including the first insulating side wall 309, the first insulating side wall 309 is formed. The second insulating side wall 312 is formed by etching back the insulating film so as to remain on the side surface thereof.
여기에서 상기 제 2 절연측벽(312)은 50∼1500Å의 두께를 갖는 옥사이드로 구성된다.Here, the second insulating side wall 312 is composed of an oxide having a thickness of 50-1500 kPa.
그리고, 상기 반도체 기판(301)의 전면에 제 2 포토레지스트(313)를 도포한 후 노광 및 현상 공정으로 상기 p웰(302)의 표면이 노출되도록 상기 제 2 포토레지스트(313)를 패터닝한다.The second photoresist 313 is coated on the entire surface of the semiconductor substrate 301, and the second photoresist 313 is patterned to expose the surface of the p well 302 by an exposure and development process.
이어 상기 패터닝된 제 2 포토레지스트(313)를 마스크로 이용한 고농도 n형 불순물 이온을 주입하여 상기 반도체 기판(301)의 표면내에 상기 저농도 n형 불순물 영역(308)과 연결되는 고농도 n형 불순물 영역(314)을 형성한다.Next, a high concentration n-type impurity region which is connected to the low concentration n-type impurity region 308 on the surface of the semiconductor substrate 301 by implanting high concentration n-type impurity ions using the patterned second photoresist 313 as a mask ( 314).
도 3d에 도시된 바와 같이, 상기 제 2 포토레지스트(313)를 제거하고 상기 반도체 기판(301)의 전면에 코발트(Co)층(315)을 증착한다.As shown in FIG. 3D, the second photoresist 313 is removed and a cobalt (Co) layer 315 is deposited on the entire surface of the semiconductor substrate 301.
상기 코발트층(315)의 대신에 티타늄(Ti), 텅스텐(W)등 이에 준하는 고용점 금속 중 하나로 사용할 수 있다.Instead of the cobalt layer 315, titanium (Ti), tungsten (W) and the like may be used as one of the solid solution metals.
그리고 어닐링 공정을 실시하여 도 3e에 도시된 바와 같이 상기 고농도 n형 불순물 영역(314)과 상기 고농도 p형 불순물 영역(311)의 표면에 실리사이드층(316)을 형성한다.An annealing process is performed to form a silicide layer 316 on the surfaces of the high concentration n-type impurity region 314 and the high concentration p-type impurity region 311.
여기에서 상기 실리사이드층(316)은 상기 고농도 n형 불순물 영역(314)과 고농도 p형 불순물 영역(311)이 형성된 상기 반도체 기판(301)의 Si이온과 상기 코발트층(315)의 Co이온이 반응하여 형성된다.Here, the silicide layer 316 reacts with Si ions of the semiconductor substrate 301 having the high concentration n-type impurity region 314 and the high concentration p-type impurity region 311 reacted with the Co ions of the cobalt layer 315. Is formed.
또한 상기 어닐링 공정은 상기 실리사이드층(316)이 변형되지 않을 정도의 온도 범위인 250∼950℃에서 실시한다.In addition, the annealing process is performed at 250 to 950 ° C., which is a temperature range in which the silicide layer 316 is not deformed.
이후, 상기 공정에서 반응하지 않고 남아있는 상기 코발트층(315)을 산성 습식각(Acid wet each) 혹은 건식각(Dry each)으로 제거하여 본 발명의 실시예에 따른 반도체 소자의 디램을 완성한다.Thereafter, the cobalt layer 315 remaining unreacted in the process is removed by acid wet etching or dry each to complete the DRAM of the semiconductor device according to the embodiment of the present invention.
도 4는 상기와 같은 공정으로 완성된 본 발명의 실시예에 따른 반도체 소자의 디램의 피모스의 게이트 전극(306) 하부의 반도체 기판(301)과 실리사이드층(316)의 계면 부근의 사진으로 상기 반도체 기판(301)에 보이드가 형성되지 않았음을 나타낸다.4 is a photograph of the vicinity of the interface between the semiconductor substrate 301 and the silicide layer 316 under the gate electrode 306 of the PMOS of the DRAM of the semiconductor device according to the embodiment of the present invention completed as described above. It shows that no void is formed in the semiconductor substrate 301.
상기와 같은 본 발명의 반도체 소자의 디램 제조방법은 다음과 같은 효과가 있다.The DRAM manufacturing method of the semiconductor device of the present invention as described above has the following effects.
첫째, 피모스 저농도 불순물 이온 주입 공정을 생략하므로써 공정을 단순화 할 수 있다.First, the process can be simplified by omitting the PMOS low concentration impurity ion implantation process.
둘째, 엔모스와 피모스에 게이트 전극 양측에 서로 식각비가 다른 2중의 절연측벽을 형성하므로써 소자의 마진을 증가시킬 수 있다.Second, the margin of the device can be increased by forming double insulating side walls having different etching ratios on both sides of the gate electrode in the NMOS and the PMOS.
셋째, 이중 절연측벽을 형성하여 피모스의 보이드의 원인을 제공하는 할로 이온과의 격리 구조를 형성하므로써 보이드의 생성을 방지 할 수 있으므로 소자의 특성을 향상시킬 수 있다.Third, by forming a double insulating side wall to form an isolation structure with halo ions that provide a cause of voids in the PMOS, the generation of voids can be prevented, thereby improving the characteristics of the device.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0018237A KR100407985B1 (en) | 2000-04-07 | 2000-04-07 | Method for Fabricating Semiconductor Device of Dynamic Random Access Memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0018237A KR100407985B1 (en) | 2000-04-07 | 2000-04-07 | Method for Fabricating Semiconductor Device of Dynamic Random Access Memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010094861A true KR20010094861A (en) | 2001-11-03 |
| KR100407985B1 KR100407985B1 (en) | 2003-12-01 |
Family
ID=19662534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0018237A KR100407985B1 (en) | 2000-04-07 | 2000-04-07 | Method for Fabricating Semiconductor Device of Dynamic Random Access Memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100407985B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101042797B1 (en) * | 2002-11-29 | 2011-06-20 | 삼성전자주식회사 | Ultra wideband mobile transmitter |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5091763A (en) * | 1990-12-19 | 1992-02-25 | Intel Corporation | Self-aligned overlap MOSFET and method of fabrication |
| JP3642541B2 (en) * | 1996-07-04 | 2005-04-27 | 富士写真フイルム株式会社 | Recording paper guide device for thermal printer |
-
2000
- 2000-04-07 KR KR10-2000-0018237A patent/KR100407985B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101042797B1 (en) * | 2002-11-29 | 2011-06-20 | 삼성전자주식회사 | Ultra wideband mobile transmitter |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100407985B1 (en) | 2003-12-01 |
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