KR20010092579A - 수신데이터의 수신감도 측정 시스템 - Google Patents
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Abstract
본 발명은 수신데이터의 수신감도 측정 시스템에 관한 것으로서,
신호보간 필터가 내장된 디지털/아날로그 변환기를 사용하는 동시에 디지털 신호처리 프로세서와 디지털/아날로그 변환기 사이에 데이터 인터페이스를 위해 디지털 논리 제어수단을 별도로 설치함으로써 통신속도(Data rate)를 높이고 저역 통과 필터링을 수행해서 재생된 아날로그 데이터의 수신감도를 정확하게 측정할 수 있는 동시에 필터 설계를 간단하게 할 수 있고, 인-밴드 왜곡과 아날로그 필터에 의한 위상 왜곡을 줄일 수 있는 효과를 제공하게 된다.
Description
본 발명은 수신데이터의 수신감도 측정 시스템에 관한 것으로서, 특히 수신 데이터의 성능을 측정하기 위해 사용되는 디지털/아날로그 변환기에 신호보간 필터를 내장하고 디지털 신호처리 프로세서와 디지털/아날로그 변환기 사이에 데이터 인터페이스를 위한 디지털 논리 제어수단을 설치함으로써 시스템 설계를 간단히 하는 동시에 측정의 신뢰도를 향상시킬 수 있는 수신데이터의 수신감도 측정 시스템에 관한 것이다.
ECCM(Electronic Counter-Counter Measure)에서의 수신부는 디지털화된 80kbps의 샘플 데이터를 디지털 신호처리 프로세서(Disital Signal Processor, DSP)에 전송하게 된다. 이렇게 상기 DSP에 수신된 샘플 데이터의 수신 감도를 측정하기 위해서는 디지털/아날로그 변환기를 사용하게 된다.
이하, 종래 기술에 따른 수신데이터 수신감도 측정 시스템을 살펴보면 다음과 같다.
도 1은 종래 기술에 따른 수신데이터 의 수신감도 측정 시스템이 도시된 블록도로서 이를 참고하면, 외부에서 전달되는 디지털화된 샘플 데이터를 입력받아 디지털 값의 대수 연산을 통해 신호 처리 기능을 수행하는 프로세서(1)와, 상기 프로세서(1)를 통해 전달되는 디지털 신호를 아날로그 신호로 변환하는 디지털/아날로그 변환기(2)와, 상기 디지털/아날로그 변환기(2)로부터 전달되는 아날로그 신호의 이미지(Image)를 제거하여 아날로그 신호를 재생하는 복구필터(3)로 구성된다.
상기와 같이 구성된 종래 수신데이터의 수신감도 측정 시스템의 동작은, 외부에서 입력되는 디지털화된 샘플 데이터가 프로세서(1)를 통해 디지털/아날로그 변환기(2)에 입력되게 되면 상기 디지털/아날로그 변환기(2)에서는 디지털 신호를 아날로그 신호로 바꾸어 아날로그 필터인 복구필터(3)에 전달하게 된다.
그러면, 상기 복구필터(3)에서는 상기 디지털/아날로그 변환기(2)에서 전달받은 아날로그 신호에서 이미지를 제거하고 아날로그 데이터를 재생한 후에 다음 단으로 출력시키게 된다.
그런데, 종래 경우에는 복구 필터(3)의 설계가 복잡하고, 상기 복구필터(3)와 같은 아날로그 필터의 설계는 환경 및 시스템 측면에 따라 제약을 많이 받게 되며, 인-밴드(In-band) 필터의 왜곡을 제거하지 못하고 위상 잡음을 유발시키는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 신호보간 필터가 내장된 디지털/아날로그 변환기를 사용하여 통신속도(Data rate)를 높이고 저역 통과 필터링을 수행해서 재생된 아날로그 데이터의 수신감도를 정확하게 측정할 수 있는 동시에 필터 설계를 간단하게 할 수 있는 수신데이터의 수심감도 측정 시스템을 제공하는데 있다.
도 1은 종래 기술에 따른 수신데이터의 수신감도 측정 시스템이 도시된 블록도,
도 2는 본 발명에 따른 수신데이터의 수신감도 측정 시스템의 제1 실시예 구성이 도시된 블록도,
도 3는 본 발명에 따른 수신데이터의 수신감도 측정 시스템의 제2 실시예 구성이 도시된 블록도.
<도면의 주요 부분에 관한 부호의 설명>
11, 21 : DSP 12, 22 : 디지털/아날로그 변환기
13 : 래치 23a, 23b : 제1 및 제2 래지스터
14, 24 : FPGA 15, 25 : 복구필터
상기한 과제를 해결하기 위한 본 발명에 의한 수신데이터 수신감도 측정 시스템의 제1 특징에 따르면, 외부에서 전달되는 디지털화된 샘플 데이터를 입력받아 디지털 값의 대수 연산을 통해 신호 처리 기능을 수행하는 프로세서와, 상기 프로세서를 통해 전달되는 디지털 신호를 아날로그 신호로 변환하는 동시에 상기 아날로그 신호를 오버 샘플링(over sampling)하는 신호보간필터가 내장된 디지털/아날로그 변환기와, 상기 디지털/아날로그 변환기와 프로세서 사이 설치되어 데이터 인터페이스 기능을 수행하는 디지털 제어 논리부와, 상기 디지털/아날로그 변환기로부터 전달되는 아날로그 신호를 통해 최초 이미지(Image)를 추출함과 동시에 이미지 제거 기능을 수행하여 신호 재생 기능을 수행하는 복구필터를 포함하여 구성된다??
본 발명의 제2 특징에 따르면, 상기 디지털 제어 논리부는 프로세서의 병렬 버스(BUS)에 연결되는 동시에 입/출력 포트를 이용하여 디지털/아날로그 변환기에 접속되는 래치부와, 상기 래치부의 접속 주기를 결정하기 위해 클록신호를 생성하여 상기 프로세서와 디지털/아날로그 변환기에 출력시키는 클록신호 발생부로 구성된다.
본 발명의 제3 특징에 따르면, 상기 클록신호 발생부는 프로세서에서 수신되는 샘플 데이터의 수신 데이터 샘플률(Sample rate)과 동일한 주파수의 신호를 생성하여 상기 프로세서에 인터럽트 신호로, 상기 디지털/아날로그 변환기에 클록신호로 형태로 출력시킨다.
본 발명의 제4 특징에 따르면, 상기 디지털 제어 논리부는 프로세서의 직렬 포트와 디지털/아날로그 변환기에 각각 연결되어 데이터 인터페이스 기능을 수행하는 제1 및 제2 레지스터와, 상기 제1 레지스터와 프로세서, 상기 제2 레지스터와 프로세서, 디지털/아날로그 변환기에 서로 다른 제1 내지 제3 클록신호를 생성 출력시키는 클록신호 발생부로 구성된다.
본 발명의 제5 특징에 따르면, 상기 클록신호 발생부는 상기 제1 레지스터 및 프로세서에 프로세서에서 수신되는 샘플 데이터의 수신 데이터 샘플률(Sample rate)의 수십 배에 해당되는 주파수의 제1 클록신호를 공급하고, 상기 제2 레지스터 및 프로세서에 상기 수신 데이터 샘플률과 동일한 주파수의 제2 클록신호를 공급하며, 상기 디지털/아날로그 변환기에 상기 제2 클록신호에 비해 일정량 지연된 제3 클록신호를 공급한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 2 및 도 3은 본 발명에 따른 수신데이터의 수신감도 측정 시스템의 제1 및 제2 실시예 구성이 도시된 블록도로서, 먼저 도 2a 및 도 2b를 참고하면 본 발명의 제1 실시예는 외부에서 전달되는 디지털화된 샘플 데이터를 입력받아 디지털 값의 대수 연산을 통해 신호 처리 기능을 수행하는 디지털 신호처리 프로세서(DSP; 11)와, 상기 DSP(11)를 통해 전달되는 디지털 신호를 아날로그 신호로 변환하는 동시에 상기 아날로그 신호를 오버 샘플링(over sample)하는 신호보간필터(미도시)가 내장된 디지털/아날로그 변환기(12)와, 상기 디지털/아날로그 변환기(12)의 입력포트(I0∼I13)와 DSP(11)의 병렬 버스(DBUS)와 연결되어 데이터 인터페이스 기능을수행하는 래치(Latch; 13)와, 상기 래치(13)의 디지털/아날로그 변환기(12) 접근 주기를 DSP(11)의 수신 데이터 샘플률과 같은 80㎑의 클록신호로 생성하여 DSP(11)의 외부 입터럽트단자(INT1)와 디지털/아날로그 변환기(12)의 클록 라인(CLK)에 공급하는 FPGA(Flexible Programmable Gate Array; 14)와, 상기 디지털/아날로그 변환기(12)로부터 전달되는 아날로그 신호를 통해 최초 이미지(Image)를 추출함과 동시에 이미지 제거 기능을 수행하여 신호 재생 기능을 수행하는 복구필터(15)로 구성된다.
상기와 같이 구성되는 본 발명의 제1 실시예의 동작은, DSP(11)에서 출력되는 디지털 신호인 샘플 데이터를 디지털/아날로그 변환기(12)에 전달하기 위해 래치(13)가 인터페이스 기능을 수행하게 되는데, 이때 FPGA(14)에서 수신 데이터 샘플률과 같은 80㎑의 클록신호를 생성하여 DSP(11)의 인터럽트 단자(INT1)와 디지털/아날로그 변환기(12)의 클록 라인(CLK)에 공급하여 한 샘플씩을 할당된 입력/출력 포트에 써넣게(Writing) 된다.
상기 FPGA(14)에서 발생되는 클록신호(DA＿CLK)는 도 2b에 도시된 바와 같이 일정한 접근 주기(80㎑)를 갖고 있으며, 하강 에지(falling edge)에서 DSP(11)의 인터럽트 단자(INT1)에 클록신호를 공급하는 동시에 상승 에지(rising edge)에서 디지털/아날로그 변환기(12)의 클록 라인(CLK)에 클록 신호를 공급하게 되는데, 이러한 상기 클록신호(DA＿CLK)에 따라 상기 래치(13)의 동작 신호(Latch＿ENB)가 생성되게 된다.
이렇게 하여, 상기 디지털/아날로그 변환기(12)는 DSP(11)의 샘플 데이터를래치(13)를 통해 전달받아 그 내부에 내장되어 있는 동시에 저역통과 필터 특성을 갖고 있는 신호보간필터를 이용해 오버 샘플링을 수행하면서 디지털 신호인 샘플 데이터를 아날로그 신호로 변환 출력하게 된다.
그 후, 상기 디지털/아날로그 변환기(12)로부터 출력되는 아날로그 신호를 재생하는 복구필터(15)에서는 상기 신호보간필터로 인해 원래 샘플 데이터가 오버 샘플링되어 그 첫 번째 이미지가 높은 주파수에 생기게 되므로 필터링이 더욱 용이해지게 된다. 상기 신호보간필터가 내장되어 있는 디지털/아날로그 변환기(12)는 아날로그 형태로 변환된 신호에 간단한 로직으로 신호 측정이 가능해진다.
상기한 제1 실시예는 FPGA(14)에서 80㎑의 클록신호만 생성하면 되므로 비교적 로직이 간단해지고 전류 소모량이 작고, 16비트의 래치(13)는 쉽게 구할 수 있어 로직이 작게 들어가는 장점이 있다.
다음, 도 3a 및 도 3b를 참고하면 본 발명의 제2 실시예는, 상기한 제1 실시예와 같이 DSP(21)와, 신호보간필터가 내장된 디지털/아날로그 변환기(22), 복구필터(25)를 포함하면서 상기한 제1 실시예와 달리 상기 DSP(21)와 디지털/아날로그 변환기(22) 사이의 데이터 인터페이스를 위해 직렬 입력 병렬 출력 시프트 래지스터(serial in parallel out shift register)인 제1 및 제2 래지스터(23a, 23b)와, FPGA(24)가 설치되어 있다.
즉, 상기 제1 및 제2 래지스터(23a, 23b)는 DSP(21)의 직렬 포트에 연결되면서 각각의 출력(Q0∼Q5, Q0∼Q7)이 하나의 데이터 라인(DD0∼DD13)을 통해 디지털/아날로그 변환기(22)의 입력 포트(I0∼I13)에 연결되어 있다.
또한, 상기 FPGA(24)는 수신 데이터 샘플률의 32배인 2.56㎒의 제1 클록신호(Data＿CLK)를 생성하여 DSP(21)의 직렬 데이터 클록 라인(BCLKX)과 제2 래지스터(23b)의 시프트 클록라인(SRCLK)에 연결하고, 상기 수신 데이터 샘플률과 동일한 80㎑의 제2 클록신호(SCLK)를 생성하여 DSP(21)의 직렬 포트의 BFSX 라인과 제1 래지스터(23a)의 RCLK 라인에 연결하며, 상기 제2 클록신호(SCLK)에 비해 1/2 지연된 80㎑의 제3 클록신호(DA＿CLK)를 생성하여 상기 디지털/아날로급 변환기(22)에 공급한다.
따라서, 상기한 제2 실시예의 동작은 DSP(21)에서 디지털/아날로그 변환기(22)에 샘플 데이터를 전송하기 위해 FPGA(24)에서 제1 내지 제3 클록신호를 생성하여 DSP(21), 디지털/아날로그 변환기(22), 제1 및 제2 래지스터(23a, 23b)에 전달하게 된다.
즉, 도 3b에 도시된 바와 같이 제1 클록신호(Data＿CLK)가 DSP(21)의 BCLKX 라인과 제2 래지스터(23b)의 SRCLK 라인에 공급되므로 제1 클록신호의 하강 에지에서 데이터를 전송하고 상승 에지에서 시프트하게 된다.
그와 동시에, 제2 클록신호(SCLK)가 DSP(21)의 BFSX 라인과 제1 래지스터(23a)의 RCLK 라인에 공급되므로 DSP(21)의 데이터 전송 시작 플래그(flag) 신호로서 하강 에지에서 시작하게 되고, 제1 래지스터(23a)에 저장 클록, 상승 에지에서 래치를 지시하게 된다.
그리고, 제2 클록신호에 비해 1/2정도 지연된 제3 클록신호(DA＿CLK)가 디지털/아날로그 변환기(22)에 공급되어 DSP(21)의 샘플 데이터가 디지털/아날로그 변환기(22)에 전달되어 오버 샘플링 되면서 아날로그 신호로 변환 출력되게 된다.
그러면, 상기 복구 필터(25)에서는 디지털/아날로그 변환기(22)에서 출력되는 아날로그 신호의 이미지를 제거한 후에 재생된 아날로그 신호를 출력하게 된다.
상기한 제2 실시예는 DSP(21)의 입력/출력 포트를 이용하게 되어 DSP(21)의 외부 인터럽트 라인에 여유가 생기고 샘플 데이터의 써넣기를 정확하게 수행할 수 있는 장점이 있다.
상기와 같이 구성되는 본 발명의 수신데이터의 수심감도 측정 시스템은 신호보간 필터가 내장된 디지털/아날로그 변환기를 사용하는 동시에 디지털 신호처리 프로세서와 디지털/아날로그 변환기 사이에 데이터 인터페이스를 위해 디지털 논리 제어수단을 별도로 설치함으로써 통신속도(Data rate)를 높이고 저역 통과 필터링을 수행해서 재생된 아날로그 데이터의 수신감도를 정확하게 측정할 수 있는 동시에 필터 설계를 간단하게 할 수 있고, 인-밴드 왜곡과 아날로그 필터에 의한 위상 왜곡을 줄일 수 있는 효과가 있다.
Claims (5)
- 외부에서 전달되는 디지털화된 샘플 데이터를 입력받아 디지털 값의 대수 연산을 통해 신호 처리 기능을 수행하는 프로세서와, 상기 프로세서를 통해 전달되는 디지털 신호를 아날로그 신호로 변환하는 동시에 상기 아날로그 신호를 오버 샘플링(over sampling)하는 신호보간필터가 내장된 디지털/아날로그 변환기와, 상기 디지털/아날로그 변환기와 프로세서 사이 설치되어 데이터 인터페이스 기능을 수행하는 디지털 제어 논리부와, 상기 디지털/아날로그 변환기로부터 전달되는 아날로그 신호를 통해 최초 이미지(Image)를 추출함과 동시에 이미지 제거 기능을 수행하여 신호 재생 기능을 수행하는 복구필터를 포함하여 구성된 것을 특징으로 하는 수신데이터의 수신감도 측정 시스템.
- 제 1 항에 있어서,상기 디지털 제어 논리부는 프로세서의 병렬 버스(BUS)에 연결되는 동시에 입/출력 포트를 이용하여 디지털/아날로그 변환기에 접속되는 래치부와, 상기 래치부의 접속 주기를 결정하기 위해 클록신호를 생성하여 상기 프로세서와 디지털/아날로그 변환기에 출력시키는 클록신호 발생부로 구성된 것을 특징으로 하는 수신데이터의 수신감도 측정 시스템.
- 제 2 항에 있어서,상기 클록신호 발생부는 프로세서에서 수신되는 샘플 데이터의 수신 데이터 샘플률(Sample rate)과 동일한 주파수의 신호를 생성하여 상기 프로세서에 인터럽트 신호로, 상기 디지털/아날로그 변환기에 클록신호로 형태로 출력시키는 것을 특징으로 하는 수신데이터의 수신감도 측정 시스템.
- 제 1 항에 있어서,상기 디지털 제어 논리부는 프로세서의 직렬 포트와 디지털/아날로그 변환기에 각각 연결되어 데이터 인터페이스 기능을 수행하는 제1 및 제2 레지스터와, 상기 제1 레지스터와 프로세서, 상기 제2 레지스터와 프로세서, 디지털/아날로그 변환기에 서로 다른 제1 내지 제3 클록신호를 생성 출력시키는 클록신호 발생부로 구성된 것을 특징으로 하는 수신데이터의 수신감도 측정 시스템.
- 제 4 항에 있어서,상기 클록신호 발생부는 상기 제1 레지스터 및 프로세서에 프로세서에서 수신되는 샘플 데이터의 수신 데이터 샘플률(Sample rate)의 수십 배에 해당되는 주파수의 제1 클록신호를 공급하고, 상기 제2 레지스터 및 프로세서에 상기 수신 데이터 샘플률과 동일한 주파수의 제2 클록신호를 공급하며, 상기 디지털/아날로그 변환기에 상기 제2 클록신호에 비해 일정량 지연된 제3 클록신호를 공급하는 것을 특징으로 하는 수신데이터의 수신감도 측정 시스템.
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