KR20010087941A

KR20010087941A - 음의 고전압 비교 회로를 구비한 플래시 메모리 장치

Info

Publication number: KR20010087941A
Application number: KR1020000011827A
Authority: KR
Inventors: 박동호
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-03-09
Filing date: 2000-03-09
Publication date: 2001-09-26
Also published as: KR100614237B1

Abstract

여기에 개시되는 반도체 메모리 장치는 각각이 복수 개의 워드 라인들과 복수 개의 비트 라인들의 매트릭스로 배열된 EEPROM 셀들을 갖는 섹터들과, 소거 동작 동안 스위칭 제어 신호들에 응답하여 선택된 섹터 내의 워드 라인들로 음의 고전압을 전달하고 상기 섹터들 중 선택되지 않은 섹터 내의 워드 라인들로 상기 음의 고전압이 인가되는 것을 차단하는 로컬 디코더 회로를 포함한다. 게다가, 상기 반도체 메모리 장치는 상기 음의 고전압과 상기 선택되지 않은 섹터에 대응하는 스위칭 제어 신호의 전압을 비교하여 비교 신호를 발생하는 비교 회로를 포함하며, 상기 비교 신호의 로직 레벨에 따라 고전압 발생 회로에서 생성되는 상기 음의 고전압의 전압 레벨이 조정된다.

Description

음의 고전압 비교 회로를 구비한 플래시 메모리 장치{FLASH MEMORY DEVICE HAVING A NEGATIVE HIGH VOLTAGE COMPARATOR}

본 발명은 반도체 집적 회로 메모리 장치들에 관한 것으로서, 구체적으로 노어형 플래시 메모리 장치에 관한 것이다.

노어형 플래시 메모리 장치는 전기적으로 프로그램 및 소거 동작이 가능한 불 휘발성 반도체 메모리 장치들과 비교하여 보면 프로그램 및 읽기 동작에 있어서 속도가 월등히 빠르기 때문에 빠른 속도를 요구하는 사용자들로부터 많은 호응을 받고 있다. 도 1은 노어형 플래시 메모리 셀의 구조를 보여주는 단면도이다. 플래시 메모리 셀은, 도 1에 도시된 바와 같이, P형 반도체 기판 (2)의 표면에 채널 영역을 사이에 두고 N+ 불순물로 형성된 소오스 (3) 및 드레인 (4)과, 상기 채널 영역 상에 100Å 이하의 얇은 절연막 (7)을 사이에 두고 형성된 부유 게이트 (floating gate) (6)와, 상기 부유 게이트 (6) 상에 절연막 (예를 들면, ONO막) (9)을 사이에 두고 형성된 제어 게이트 (control gate) (8)를 갖는다. 그리고, 상기 소오스 (3), 상기 드레인 (4), 상기 제어 게이트 (8), 그리고 상기 반도체 기판 (2)은 각각 프로그램, 소거, 그리고 읽기 동작에서 요구되는 전압들을 인가하기 위한 단자들 (Vs), (Vd), (Vg), 그리고 (Vb)에 연결되어 있다.

통상적인 플래시 메모리의 프로그램 동작에 의하면, 드레인 영역 (4)과 인접한 채널 영역에서 부유 게이트 (8)로의 핫 일렉트론 인젝션 (hot electron injection)이 발생되도록 함으로써 플래시 메모리 셀은 프로그램된다. 상기한 전자 주입은 상기 소오스 영역 (3)과 상기 P형 반도체 기판 (2)을 접지시키고, 상기 제어 게이트 (Vg)에 높은 고전압 (예를 들면, +10V)을 인가하고, 그리고 상기 드레인 (4)에 핫 일렉트론을 발생시키기 위해 적당한 양의 전압 (예를 들면, 5V∼6V)을 인가함으로써 이루어진다. 이러한 전압 조건에 따라 플래시 메모리 셀이 프로그램되면, 즉 음의 전하 (negative charge)가 상기 부유 게이트 (6)에 충분히 축적되면,상기 부유 게이트 (6)에 축적된 (또는 포획된) (-) 전하는 일련의 읽기 동작이 수행되는 동안 상기 프로그램된 플래시 메모리 셀의 문턱 전압 (threshold voltage)을 높이는 역할을 한다.

통상적으로, 읽기 동작의 전압 인가 조건은 플래시 메모리 셀의 상기 드레인 영역 (4)에 양의 전압 (예를 들면, 1V)을 인가하고, 제어 게이트 (8)에 소정 전압 (예를 들면, 전원 전압 또는 약 4.5V)을 인가하고, 그리고 소오스 영역 (3)에 0V를 인가하는 것이다. 상기한 조건에 따라 읽기 동작이 수행되면, 상기한 핫 일렉트론 인젝션 방법에 의해서 문턱 전압이 높아진, 즉 프로그램된 플래시 메모리 셀은 드레인 영역 (4)으로부터 소오스 영역 (3)으로 전류가 주입되는 것을 방지된다. 이때, 상기 프로그램된 플래시 메모리 셀은 "오프" (off)되었다고 하며, 문턱 전압은, 통상적으로, 약 6V∼7V 사이의 분포를 갖는다.

계속해서, 플래시 메모리 셀의 소거 동작에 의하면, 상기 반도체 기판 (2), 즉 벌크 영역, 에서 상기 제어 게이트 (8)로의 F-N 터널링 (Fowler-Nordheim tunneling)을 발생시킴으로써 메모리 셀은 소거된다. 일반적으로, 상기 F-N 터널링은 음의 고전압 (예를 들면, -10V)을 상기 제어 게이트 (8)에 인가하고, 상기 벌크 영역 (2)과 상기 제어 게이트 (8) 사이의 F-N 터널링을 발생시키기 위해 적당한 양의 전압 (예를 들면, 5V)을 인가함으로써 이루어진다. 이때, 드레인 영역 (4)은 소거의 효과를 극대화시키기 위해 고 임피던스 상태 (high impedance state) (예를 들면, 플로팅 상태)로 유지된다. 이러한 소거 조건에 따른 전압들을 대응하는 단자들 (Vg), (Vd), (Vs) 및 (Vb)에 각각 인가하면, 상기 제어 게이트 (8)와 상기 벌크영역 (2) 사이에 강한 전계가 형성된다. 이로인해 상기한 F-N 터널링이 발생되고, 그 결과 프로그램된 셀의 부유 게이트 (6) 내의 음의 전하는 소오스 영역 (3)으로 방출된다.

통상적으로, 상기 F-N 터널링은 6∼7MV/cm의 전계 (electric field)가 상기 절연막 (7) 사이에 형성되었을 때 발생된다. 이는 부유 게이트 (6)와 벌크 영역 (2) 사이에 100Å 이하의 상기 얇은 절연막 (7)이 형성되어 있기 때문에 가능하다. 상기 F-N 터널링에 따른 소거 방법에 의해서 음의 전하가 부유 게이트 (6)로부터 벌크 영역 (2)으로 방전 (또는 방출)되는 것은, 일련의 읽기 동작이 수행되는 동안, 상기 소거된 플래시 메모리 셀의 문턱 전압을 낮추는 역할을 한다. 앞서 설명된 바와 같은 조건에 따라 읽기 동작이 수행되면, 상기한 F-N 터널링 방법에 의해서 문턱 전압이 낮아진, 즉 소거된 플래시 메모리 셀은 드레인 영역 (4)으로부터 소오스 영역 (3)으로 전류를 흘려준다. 이때, 상기 소거된 플래시 메모리 셀은 "온" (on)되었다고 하며, 문턱 전압은, 통상적으로, 약 1V∼3V 사이의 분포를 갖는다.

일반적인 플래시 메모리 셀 어레이 구성에 있어서, 각각의 벌크 영역은 메모리 장치의 고집적화를 위해 복수 개의 셀들이 함께 연결되며, 이로 인해 상기한 소거 방법에 따라 소거 동작이 수행될 경우 복수 개의 메모리 셀들이 동시에 소거된다. 소거 단위는 각각의 벌크 영역 (2)이 분리된 영역에 따라 결정된다 (예를 들면, 64K byte : 이하, 섹터(sector)라 칭한다).

하기한 표 1은 플래시 메모리 셀에 대한 프로그램, 소거, 및 읽기 동작시 각전원 단자들 (Vg), (Vd), (Vs) 및 (Vb)에 인가되는 전압 레벨을 보여준다.

[표 1]

	Vg	Vd	Vs	Vb
프로그램	+10V	+5V-+6V	0V	0V
소 거	-10V	FLOAT	FLOAT	+5V
읽 기	+4.5V	+1V	0V	0V
리 페 어	+3V	+5-+6V	0V	0V

하지만, 메모리 셀의 문턱 전압을 낮추는 상기의 F-N 터널링에 의한 복수 개의 메모리 셀의 문턱 전압에 대한 균일성 (uniformity) 때문에 특정 메모리 셀의 문턱 전압은 0V의 접지 전압 이하가 된다. 상기와 같이 0V 이하의 문턱 전압을 가지는 메모리 셀을 일반적으로 과 소거된 셀 (over-erased cell)이라 하며, 상기의 셀에 대해서는 일련의 치료 동작 (이하, 소거 리페어라 칭한다)에 의한 0V 이상의 문턱 전압을 가지게 하지 않으면 안 된다.

일반적인 상기의 소거 리페어 동작은 과 소거된 메모리 셀의 소오스 영역과 P형 기판을 접지시키고, 상기 제어 게이트 전극에는 프로그램 동작에서 인가되는 전압 (예컨대, +12V)에 비해서 낮은 적당한 양의 전압 (즉, 2-5V)을 인가하고, 상기의 드레인 영역에는 적당한 양의 전압 (즉, 6-9V)을 인가함으로써 이루어진다. 상기의 소거 리페어 방법에 의해 상기의 프로그램 방법보다는 적은 양의 음의 전하가 부유 게이트 전극에 축적되게 되어, 상기 게이트 전극의 (-) 전위는 상기 메모리 셀의 문턱 전압을 0V의 접지 전압 이상으로 높이는 역할을 한다. 도 2는 프로그램, 소거 및 소거 리페어 동작에 의한 문턱 전압 변화를 보여주는 도면이다.

앞서 설명된 노어형 플래시 메모리 장치의 소거 동작은 전 프로그램 동작 (pre program operation), 주 소거 동작 (main erase operation) 및 후 프로그램동작 (post program operation)에 따라서 순차적으로 수행된다. 상기 후 프로그램 동작은 상기한 소거 리페어 동작을 의미한다. 도 3은 노어형 플래시 메모리 장치의 소거 동작을 보여주는 흐름도이다.

도 3을 참조하면, 전 프로그램 동작은 주 소거 동작 전에 행해지며, 일반적인 프로그램 동작과 바이어스 조건이 동일하다. 즉, 워드 라인에는 10V의 전압이 인가되고 비트 라인에는 5V의 전압이 인가된다. 전 프로그램 동작을 수행함으로써 주 소거 동작에서 발생되는 과소거 현상을 방지할 수 있다. 예컨대, 모든 메모리 셀들의 문턱 전압을, 도 3에 도시된 바와 같이, 오프-셀의 문턱 전압(예컨대, Vth > 6V)을 갖도록 한다. 전 프로그램 동작은 선택된 메모리 셀에 대하여 검증 동작을 수행하여 프로그램 동작의 수행 유무를 판단하고 그후 프로그램 동작 후 다시 검증 동작을 행하여 프로그램 동작의 패스, 페일 (pass, fail) 여부를 판단하는 절차를 반복하게 된다. 전 프로그램 동작이 완료된 후 수행하는 주 소거 동작 역시 전 프로그램 동작과 마찬가지로 검증 동작 후 소거 동작 그리고, 소거 동작 후 다시 검증 동작을 행하여 소거 동작의 재수행 여부를 판단하게 된다. 소거 동작의 마지막 단계인 후 프로그램 동작 즉, 소거 리페어 동작 역시 검증 동작, 프로그램 동작, 그리고 검증 동작의 순서로 반복하며 후 프로그램 동작이 종료됨에 따라 전체적인 소거 동작은 종료된다.

소거 동작을 수행할 때 소거 단위가, 통상적으로, 64KB 크기의 섹터 단위로 이루어지기 때문에, 소거 동작에서 필요한 음의 전압을 선택된 섹터에만 공급하는 것이 필요하다. 외부에서 인가된 어드레스에 의해서 섹터들의 매트가 선택되고, 매트 선택 신호에 의해서 글로벌 워드 라인으로 음의 전압이 공급된다. 그렇게 공급된 음의 전압은 특정 섹터에만 인가되도록 하기 위해 외부에서 제공되는 섹터 어드레스에 의해서 디코딩된 로컬 디코더 (도 4 참조, 공핍형 NMOS 트랜지스터들)가 열리는 경로에만 공급되게 된다. 선택된 로컬 디코더에만 음의 전압을 통과시키는 방법은 공핍형 NMOS 트랜지스터의 게이트에 0V를 인가하는 반면에, 선택되지 않은 섹터에 음의 전압이 인가되지 않도록 하는 방법은 로컬 디코더인 공핍형 NMOS 트랜지스터의 게이트에 글로벌 워드 라인에 인가되는 전압보다 더 낮은 음의 전압을 인가하는 것이다.

하지만, 공핍형 NMOS 트랜지스터의 특성 (예컨대, 문턱 전압, 셧-오프 전압, 등)이 공정상의 이유로 변화되어 선택되지 않은 섹터에 음의 전압이 차단되지 않고 조금씩 누설 전류가 생겨서 특정 섹터에 소거 동작을 반복할 경우 선택되지 않은 섹터의 워드 라인에 원하지 않는 음의 전압이 전달되는 문제점이 생긴다.

따라서 본 발명의 목적은 음의 전압을 스위칭하는 소자들의 특성이 공정 변화에 따라 변화되더라도 안정된 소거 동작을 보장할 수 있는 노어형 플래시 메모리 장치를 제공하는 것이다.

도 1은 일반적인 플래시 메모리 셀의 구조를 보여주는 단면도;

도 2는 온 셀과 오프 셀의 문턱 전압 분포를 보여주는 도면;

도 3은 일반적인 소거 알고리즘을 보여주는 흐름도;

도 4는 본 발명에 따른 노어형 플래시 메모리 장치의 구성을 보여주는 블록도; 그리고

도 5는 도 4에 도시된 비교 회로의 바람직한 실시예이다.

*도면의 주요 부분에 대한 부호 설명

100a, 100b : 섹터 120 : 글로벌 디코더 회로

140a, 140b : 로컬 디코더 회로 160 : 비교 회로

180 : 고전압 발생 회로

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 메모리 장치는 각각이 복수 개의 워드 라인들과 복수 개의 비트 라인들의 매트릭스로 배열된 EEPROM 셀들을 갖는 섹터들과; 소거 동작에서 선택된 섹터 내의 워드 라인들에 공급될 음의 고전압을 발생하는 제 1 수단과; 상기 소거 동작 동안 스위칭 제어 신호들에 응답하여 상기 선택된 섹터 내의 워드 라인들로 상기 음의 고전압을 전달하고 상기 섹터들 중 선택되지 않은 섹터 내의 워드 라인들로 상기 음의 고전압이 인가되는 것을 차단하는 제 2 수단 및; 상기 선택되지 않은 섹터에 대응하는 스위칭 제어 신호의 전압과 상기 음의 고전압을 비교하여 비교 신호를 발생하는 비교 회로를 포함하며, 상기 제 1 수단은 상기 비교 신호의 로직 레벨에 따라 상기 음의 고전압의 전압 레벨을 조정한다.

이 실시예에 있어서, 상기 제 2 수단은 공핍형 금속-산화물-반도체 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 비교 회로는 상기 선택되지 않은 섹터에 대응하는 스위칭 제어 신호의 전압과 접지 전압 사이에 직렬 연결된 제 1 및 제 2 저항들과; 상기 제 1 및 제 2 저항들의 접속점에 연결된 게이트 전극, 상기 음의 고전압을 받아들도록 연결된 소오스 전극, 그리고 제 3 저항을 통해 상기 접지 전압에 연결된 드레인 전극을 갖는 공핍형 NMOS 트랜지스터와; 상기 공핍형 NMOS 트랜지스터의 드레인에 연결된 게이트 전극, 내부 전원 전압에 연결된 소오스 전극, 그리고 게이트 전극이 상기 내부 전원 전압에 연결된 증가형 NMOS 트랜지스터를 통해 상기 접지 전압에 연결된 드레인 전극을 갖는 PMOS 트랜지스터 및; 상기 PMOS 트랜지스터의 드레인 전극에 연결되며, 상기 비교 신호를 출력하는 인버터를 포함한다.

(작용)

이와 같은 장치에 의해서, 소거 동작에서 선택된 섹터의 워드 라인으로 음의 고전압을 공급하고 과 선택되지 않은 섹터의 워드 라인으로 상기 음의 고전압이 인가되지 않도록 하는 로컬 디코더 회로로서 사용되는 공핍형 NMOS 트랜지스터의 전류 통로를 닫아주기 위한 스위치 제어 신호의 전압 레벨이 상기 공핍형 NMOS 트랜지스터의 공정 변수의 변화에 따라 연동 하도록 함으로써 선택되지 않은 섹터 내에 음의 고전압이 새어 들어가는 것을 방지할 수 있다.

(실시예)

이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.

도 4는 본 발명에 따른 노어형 플래시 메모리 장치를 보여주는 블록도이다. 도 4에서, 참조 번호 (100a, 100b)는 섹터 (sector)를 나타내고, 참조 번호 (120)는 글로벌 디코더 회로 (global decoder circuit)를 나타내며, 참조 번호 (140a, 140b)는 로컬 디코더 회로 (local decoder circuit)를 나타낸다. 각 섹터 (100a, 100b)는 복수 개의 워드 라인들 (WLm) (m=0-i)과 복수 개의 비트 라인들 (미도시됨)의 매트릭스 형태로 배열된 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리 셀들 (electrically erasable and programmable read only memory cells, 이하 "EEPROM 셀들"이라 칭함)을 갖는다. 각 섹터 (100a, 100b) 내에 배열된 워드 라인들 (WL0-WLi)은 대응하는 로컬 디코더 회로 (140a/140b) 내의 공핍형 NMOS 트랜지스터들을 대응하는 글로벌 워드 라인들 (GWL0-GWLi)에 전기적으로 연결되며, 상기 글로벌 워드 라인들 (GWL0-GWLi)은 글로벌 디코더 회로 (120)에 연결된다. 상기섹터들 (100a, 100b)에 각각 대응하는 로컬 디코더 회로들 (140a, 140b) 내의 공핍형 NMOS 트랜지스터들은 대응하는 스위칭 제어 신호들 (SW1, SW2)에 의해서 제어된다.

예컨대, 선택된 섹터에 대응하는 로컬 디코더 회로의 공핍형 NMOS 트랜지스터들은 턴 온되고 선택되지 않은 섹터에 대응하는 로컬 디코더 회로의 공핍형 NMOS 트랜지스터들은 턴 오프되도록 스위칭 제어 신호들 (SW1, SW2)의 전압 레벨들이 설정될 것이다. 이는, 도면에 도시된 바와 같이, 글로벌 워드 라인들 (GWL0-GWLi)이 모든 섹터들에 공통으로 사용되기 때문이다. 예를 들면, 소거 동작에서 선택된 섹터에 대응하는 로컬 디코더 회로에 인가되는 스위칭 제어 신호는 0V의 접지 전압을 가지며, 선택되지 않은 섹터(들)에 대응하는 로컬 디코더 회로(들)에 인가되는 스위칭 제어 신호는 음의 고전압 (선택된 섹터 내의 워드 라인에 인가되는 전압) (Vneg) 보다 낮은 음의 고전압 (Vneg_more)을 갖는다.

계속해서 도 4를 참조하면, 본 발명에 따른 노어형 플래시 메모리 장치는 비교 회로 (160) 및 고전압 발생 회로 (180)를 더 포함한다. 상기 고전압 발생 회로 (180)는 소거 동작에서 필요한 워드 라인 전압 즉, 음의 고전압 (Vneg)을 발생하며, 그렇게 발생되는 음의 고전압 (Vneg)은 상기 글로벌 디코더 회로 (120)로 전달된다. 상기 비교 회로 (160)는 상기 음의 고전압 (Vneg)과 선택되지 않은 섹터에 대응하는 스위칭 제어 신호의 전압 (Vneg_more)을 비교하여 비교 신호 (OUT)를 발생한다. 그렇게 생성된 비교 신호 (OUT)는 고전압 발생 회로 (180)로 제공되며, 상기 고전압 발생 회로 (180)는 상기 비교 신호 (OUT)의 로직 레벨에 따라 상기 음의고전압의 전압 레벨을 조정한다.

본 발명에 따른 비교 회로의 바람직한 실시예가 도 5에 도시되어 있다. 도 5를 참조하면, 상기 비교 회로 (160)는 상기 선택되지 않은 섹터에 대응하는 스위칭 제어 신호의 전압 (Vneg_more)과 접지 전압 사이에 직렬 연결된 제 1 및 제 2 저항들 (R1, R2)과, 상기 제 1 및 제 2 저항들 (R1, R2)의 접속점에 연결된 게이트 전극, 상기 음의 고전압 (Vneg)을 받아들도록 연결된 소오스 전극, 그리고 제 3 저항 (R3)을 통해 상기 접지 전압에 연결된 드레인 전극을 갖는 공핍형 NMOS 트랜지스터 (M1)와, 상기 공핍형 NMOS 트랜지스터 (M1)의 드레인 전극에 연결된 게이트 전극, 내부 전원 전압 (IVC)에 연결된 소오스 전극, 그리고 게이트 전극이 상기 내부 전원 전압 (IVC)에 연결된 증가형 NMOS 트랜지스터 (M3)를 통해 상기 접지 전압에 연결된 드레인 전극을 갖는 PMOS 트랜지스터 (M3), 그리고 상기 PMOS 트랜지스터 (M2)의 드레인 전극에 연결되며, 상기 비교 신호 (OUT)를 출력하는 인버터를 포함한다. 상기 인버터는 도시된 바와 같이 연결된 PMOS 트랜지스터 (M4)와 NMOS 트랜지스터 (M5)로 구성된다. 여기서, 상기 공핍형 NMOS 트랜지스터 (M1)는 로컬 디코더 회로에 사용되는 것과 동일한 트랜지스터이다.

회로 동작에 있어서, 소거 동작이 시작되면, 먼저, 선택되지 않은 섹터 내의 워드 라인들로 음의 고전압 (Vneg)이 인가되지 않도록 약 -13V의 전압 (Vneg_more)이 음의 전압으로 내려간다. 그 다음에, 음의 고전압 (Vneg)을 약 -10V 정도의 전압으로 내린다. 상기 전압 (Vneg)이 점차적으로 낮아짐에 따라 비교 회로 (160)의 공핍형 NMOS 트랜지스터 (M1)가 "셧-오프 영역" (shut-off region)을 벗어나고, 그결과 트랜지스터 (M1)를 통해 전류가 흐르기 시작한다. 이는 PMOS 트랜지스터 (M2)이 게이트 전극의 전압이 음의 방향으로 낮아지게 한다. 이로 인해, PMOS 트랜지스터 (M2)와 NMOS 트랜지스터 (M3)의 구동 능력에 따라 노드 (A)의 전압이 결정된다. 초기에 인버터의 출력 신호 (OUT)는 로직 하이 레벨로 유지되며, 전압 (Vneg)이 점차적으로 낮아짐에 따라 PMOS 트랜지스터 (M2)를 통해 흐르는 전류가 NMOS 트랜지스터 (M3)를 통해 흐르는 전류보다 많아진다. 이는 노드 (A)의 전압이 증가하게 하며, 결국 비교 신호 (OUT)는 로직 하이 레벨에서 로직 로우 레벨로 천이한다. 그렇게 천이한 비교 신호 (OUT)에 따라 음의 고전압 (Vneg)을 발생하는 고전압 발생 회로 (180)는 더 이상 펌핑 동작을 수행하지 않는다. 만약 노드 (A)의 전압 레벨이 낮아져 비교 신호 (OUT)의 로직 레벨이 변화되면, 고전압 발생 회로 (180)는 다시 펌핑 동작을 수행하여 요구되는 레벨의 음의 고전압 (Vneg)을 발생할 것이다.

상기한 바와 같이, 소거 동작에서 선택된 섹터의 워드 라인으로 음의 고전압을 공급하고 과 선택되지 않은 섹터의 워드 라인으로 상기 음의 고전압이 인가되지 않도록 하는 로컬 디코더 회로로서 사용되는 공핍형 NMOS 트랜지스터의 전류 통로를 닫아주기 위한 스위치 제어 신호의 전압 레벨이 상기 공핍형 NMOS 트랜지스터의 공정 변수의 변화에 따라 연동 하도록 함으로써 선택되지 않은 섹터 내에 음의 고전압이 새어 들어가는 것을 방지할 수 있다.

Claims

각각이 복수 개의 워드 라인들과 복수 개의 비트 라인들의 매트릭스로 배열된 EEPROM 셀들을 갖는 섹터들과;

소거 동작에서 선택된 섹터 내의 워드 라인들에 공급될 음의 고전압을 발생하는 제 1 수단과;

상기 소거 동작 동안 스위칭 제어 신호들에 응답하여 상기 선택된 섹터 내의 워드 라인들로 상기 음의 고전압을 전달하고 상기 섹터들 중 선택되지 않은 섹터 내의 워드 라인들로 상기 음의 고전압이 인가되는 것을 차단하는 제 2 수단 및;

상기 선택되지 않은 섹터에 대응하는 스위칭 제어 신호의 전압과 상기 음의 고전압을 비교하여 비교 신호를 발생하는 비교 회로를 포함하며, 상기 제 1 수단은 상기 비교 신호의 로직 레벨에 따라 상기 음의 고전압의 전압 레벨을 조정하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 제 2 수단은 공핍형 금속-산화물-반도체 트랜지스터를 포함하는 플래시 메모리장치.
제 1 항에 있어서,

상기 비교 회로는

상기 선택되지 않은 섹터에 대응하는 스위칭 제어 신호의 전압과 접지 전압 사이에 직렬 연결된 제 1 및 제 2 저항들과;

상기 제 1 및 제 2 저항들의 접속점에 연결된 게이트 전극, 상기 음의 고전압을 받아들도록 연결된 소오스 전극, 그리고 제 3 저항을 통해 상기 접지 전압에 연결된 드레인 전극을 갖는 공핍형 NMOS 트랜지스터와;

상기 공핍형 NMOS 트랜지스터의 드레인에 연결된 게이트 전극, 내부 전원 전압에 연결된 소오스 전극, 그리고 게이트 전극이 상기 내부 전원 전압에 연결된 증가형 NMOS 트랜지스터를 통해 상기 접지 전압에 연결된 드레인 전극을 갖는 PMOS 트랜지스터 및;

상기 PMOS 트랜지스터의 드레인 전극에 연결되며, 상기 비교 신호를 출력하는 인버터를 포함하는 플래시 메모리 장치.