KR20010080742A - 마이크로일렉트로닉 구조물 - Google Patents

마이크로일렉트로닉 구조물 Download PDF

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KR20010080742A
KR20010080742A KR1020017007231A KR20017007231A KR20010080742A KR 20010080742 A KR20010080742 A KR 20010080742A KR 1020017007231 A KR1020017007231 A KR 1020017007231A KR 20017007231 A KR20017007231 A KR 20017007231A KR 20010080742 A KR20010080742 A KR 20010080742A
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카를로스 마추레-에스페요
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Abstract

본 발명은 산소의 확산을 방해하는 제 1 도전층(20, 25)을 포함하는 마이크로일렉트로닉 구조물에 관한 것이다. 본 발명에 따라 상기 제 1 도전층(20, 25)이 기본 재료 및 하나 이상의 산소결합 첨가물로 이루어진다. 상기 산소결합 첨가물은 하나 이상의 제 4 아족 원소 또는 란탄족 원소를 포함한다. 바람직하게는 마이크로일렉트로닉 구조물이 금속 산화물 유전체를 포함하는 반도체 메모리 소자내에 커패시터 유전체로서 사용된다.

Description

마이크로일렉트로닉 구조물{MICROELECTRONIC STRUCTURE}
반도체 메모리의 집적 밀도를 계속 증가시키기 위해, 점차 높은 유전상수(ε>20)를 갖는 물질 또는 강유전성 특성을 갖는 물질이 사용되고 있다. 현재 주요 관심의 대상이 되고있는 물질은 산소 존재 하에 비교적 높은 온도에서 증착되는 금속 산화물 유전체이다. 잘 알려져있는 대표 물질로는 예컨대 바륨-스트론튬-티탄산염((Ba,Sr)TiO3, BST), 납-지르코늄산염-티탄산염(PbZrTiO3, PZT), 스트론튬-비스무트-탄탈산염(SrBi2Ta2O9, SBT) 및 상기 물질들의 유도체가 있다. 반도체 기판 위에 이미 형성된 구조물, 특히 메모리 커패시터의 하부 전극 및 상기 전극의 하부에 배치된 배리어층은 높은 증착 온도 및 산소 분위기를 필요로 한다. 전극 재료로는 특히 산소 저항성 귀금속이 제안된 바 있다. 상기와 같은 실리콘이 함유된 귀금속, 특히 선호되는 백금은 해로운 금속 규화물을 형성하기 때문에, 통상 전극과 실리콘 기판 또는 폴리실리콘층 사이에 배치된 배리어층이 백금 전극으로 실리콘이확산되는 것을 방해하여야 한다. 배리어층은 티탄 또는 티탄-티탄산염으로 이루어진다.
그러나 티탄이 비교적 높은 증착 온도(500℃ 이상)에서 매우 빠르게 산화되고, 그로 인해 전극과 실리콘 사이의 도전 연결이 방해된다. 그리하여 금속 산화물의 증착동안 배리어층을 산화로부터 보호하기 위한 일련의 방법들이 제안되었다.
한 가지 방법은 예컨대 배리어층을 산소 저항성 질화물층 내에 매립시키는 것인데, 이 방법은 예컨대 US 5,619,393에 제시되어있다. 이 방법의 경우 배리어층이 질화물층에 의해 칼라형태로 둘러싸이고, 상기 배리어층의 표면은 칼라 너머까지 이르는 전극에 의해 완전히 덮이게 된다. 그러나 상기 방식의 구조물을 제조하려면 비교적 많은 방법 단계가 필요하다. 배리어층의 산화 문제를 피하기 위한 또 다른 방법은 제 1 도전층 위로 하부 전극이 아닌 상부 전극이 관련 선택 트랜지스터에 연결되는 구조를 사용하는 것이다. 그로 인해 하부 전극 아래의 도전 배리어층이 생략될 수 있다. 그러나 예컨대 US 5,122,477에 기술된 상기 구조는 비교적 큰 공간을 필요로 하기 때문에, 고도로 집적된 메모리 소자에는 적합하지 않다.
본 발명은 반도체 기술 분야에 속하며, 적어도 하나의 기판 및 제 1 도전층을 포함하는 마이크로일렉트로닉 구조물에 관한 것이다. 상기 방식의 마이크로일렉트로닉 구조물은 특히 반도체 메모리에 사용된다.
도 1 내지 3은 본 발명에 따른 마이크로일렉트로닉 구조물을 사용하는 경우, 메모리 커패시터의 상이한 실시예.
도 4는 상기 마이크로일렉트로닉 구조물을 제조하기 위한 스퍼터링 반응기.
본 발명의 목적은 산소에 민감한 층의 간단하고 확실한 보호를 가능하게 하는 마이크로일렉트로닉 구조물 및 상기 구조물을 제조하기 위한 방법을 제공하는 것이다.
상기 목적은 도입부에 언급한 방식의 마이크로일렉트로닉 구조물에 있어서 본 발명에 따라, 제 1 도전층이 하나 이상의 산소결합 첨가물을 함유한 하나 이상의 기본 재료(base material)로 이루어지며, 상기 첨가물은 하나 이상의 제 4 아족 원소 또는 란탄족 원소를 함유함으로써 달성된다.
본 발명의 기본 사상은 도전층에 적합한 산소결합 첨가물을 제공하는 것이다. 상기 첨가물은 산소 또는 확산되기 쉬운 산화물의 확산을 막아, 도전층 하부에 배치되는 구조물을 산화로부터 보호해야 한다. 이러한 목적으로 제 1 도전층은, 한 편으로는 전기적으로 도전되고, 다른 한 편으로는 광범위하게 산소 저항성을 나타내는 하나 이상의 기본 재료로 이루어지며, 상기 기본 재료내에 산소결합 첨가물이 최대한 균일하게 분포된다. 중요한 것은, 보호될 구조물 위로 산소가 작용하기 전에 상기 산소결합 첨가물이 이미 기본 재료내에 존재함으로써, 제 1 도전층을 통한 산소 확산이 저지된다는 점이다.
통상 하나 이상의 산소결합 첨가물은 하나 또는 다수의 성분으로 이루어질 수 있는 기본 재료와 함께 합금 또는 혼합물층을 형성하며, 이 때 상기 산소결합 첨가물은 기본 재료내에서 적어도 부분적으로 조밀하게 분포된 침전물로서 존재할 수도 있다. 산소결합 첨가물이 균일하게 분포함에 따른 장점은 특히 제 1 도전층의 산소 흡수율이 균일하며, 제 1 도전층의 층 두께의 변동에 따라 흡수율이 매칭되고, 산소결합으로 인해 광범위한 범위에 걸쳐 하중을 주지 않는 균일한 부피 증가가 가능하다는 것이다.
특히 제 4 아족 원소 및 란탄족 원소가 바람직한 산소결합 첨가물로 밝혀졌으며, 특히 지르코늄, 하프늄, 세륨 또는 상기 원소들의 조합물이 바람직하다. 또한 기본 재료에는 산소결합 첨가물을 0.5% 내지 20%, 바람직하게는 1% 내지 10%의중량비로 첨가하는 것이 바람직하다.
제 1 도전층에 적합한 기본 재료는 귀금속, 특히 백금, 팔라듐, 로듐, 이리듐, 루테늄, 오스뮴, 레늄, 상기 금속들의 도전 산화물 또는 상기 화합물과 원소들의 혼합물이다.
또한 마이크로일렉트로닉 구조물은 적어도 부분적으로 제 1 도전층을 덮는 금속 산화물 유전체를 포함하는 것이 바람직하다. 상기 금속 산화물 유전체는 특히 반도체 메모리에서 커패시터 유전체로서 사용되며, 이 때 제 1 도전층은 메모리 커패시터의 한 전극의 적어도 일부가 된다. 금속 산화물 유전체가 통상 제 1 도전층 위에 직접 디포짓되기 때문에, 산소함유 분위기에서 증착시 바람직하게는 제 1 도전층 하부에 배치되는 배리어층이 산소 접촉으로부터 보호된다. 이는 제 1 도전층 내 산소결합 첨가물, 바람직하게는 하프늄에 의해 달성된다.
금속 산화물 유전체가 바람직하게는 일반적인 ABO의 결합으로 이루어지며, 이 때 O는 산소를 나타내며, A 및 B는 바륨, 스트론튬, 탄탈, 티탄, 납, 지르코늄, 니오븀, 란탄, 칼슘 및 칼륨족 중 각각 적어도 하나의 원소를 나타낸다. 일반적인 ABO 화합물은 종종 바람직한 유전적 특성(높은 유전 상수) 또는 강유전적 특성에 중요한, 퍼로브스카이트(perovskite)와 유사한 결정 구조를 갖는다. 상기와 같은 화합물의 예로 SrBi2Ta2O3가 있다.
금속 산화물 유전체의 전기적 특성을 향상시키기 위해 바람직하게는 제 1 도전층과 상기 금속 산화물 유전체 사이에, 바람직하게는 귀금속, 특히 백금으로 이루어진 제 2 도전층을 배치한다. 상기 추가 도전층은 한 편으로는 금속 산화물 유전체의 성장을 위한 평평한 내부 경계면을 의미하며, 다른 한 편으로는 금속 산화물 유전체의 증착동안 또는 후속하는 온도 처리동안 상기 금속 산화물 유전체의 결정 성장을 지지하고, 또한 추가적인 산화 방지를 수행한다.
제 1 도전층의 결합력은 산소를 고려하여 첨가량의 선택에 의해 적절하게 조정되어야 하므로, 추가의 산소 확산 방지층은 필요하지 않다. 따라서 8% 내지 10%의 첨가물이면, 금속 산화물 유전체의 증착시 또는 템퍼링시 발생하는 산소 확산을 약 100nm 두께의 제 1 도전층을 통해 거의 완전히 억제하기에 충분하다. 그러한 이유로 비용 절약을 위해 제 1 도전층이 더 얇게 형성될 수 있다.
본 발명의 제 2의 목적은, 하나 이상의 제 4 아족 원소 또는 란탄족 원소를 함유하는 하나 이상의 산소결합 첨가물을 포함하는 하나 이상의 기본 재료로 이루어진 제 1 도전층 및 하나 이상의 기판을 갖는 마이크로일렉트로닉 구조물을 제조하기 위한 방법으로서,
- 기판을 준비하는 단계, 및
- 상기 제 1 도전층을 형성하기 위해 상기 기판 위에 기본 재료와 산소결합 첨가물을 동시에 제공하는 단계를 포함하는 방법을 통해 달성된다.
상기 방법의 경우, 기본 재료 및 산소결합 첨가물이 기판 위에 바람직하게는 동시에 디포짓됨으로써, 제 1 도전층이 상기 기본 재료 및 산소결합 첨가물로 이루어진 혼합물로서 형성된다. 산소결합 첨가물의 증착 온도 및 첨가량이 적절하게 선택되면, 상기 산소결합 첨가물의 적어도 일부가 기본 재료로부터 침전되거나 상기 기본 재료와 함께 혼성결정을 형성할 수 있다.
기본 재료 및 산소결합 첨가물은 물리적 스퍼터링 공정을 통해 기판 위에 디포짓되는 것이 바람직하다. 이는 바람직하게는 기본 재료 및 산소결합 첨가물에 대한 공통 소스의 사용하에 실시되고, 이 때 산소결합 첨가물이 함유된 디스크가 위에 놓인, 기본 재료로 이루어진 스퍼터링 타깃에 의해 간단한 방법으로 실시된다. 그러므로 혼합 소스를 준비할 필요가 없다. 오히려 산소결합 첨가물의 종류 및 첨가량은 간단히 변동될 수 있다.
예컨대 산소결합 하프늄 첨가물이 함유된 이리듐층을 제조하기 위해, 바람직하게는 약 0.02 mbar의 압력 및 약 200℃의 기판 온도에서 작업이 이루어진다.
제 1 도전층을 디포짓한 후 MOCVD-공정 또는 스핀-온-공정을 사용하여 금속 산화물 유전체를 증착한다.
바람직하게는 마이크로일렉트로닉 구조물이 메모리 장치내에 사용되며, 이 때 제 1 도전층은 제 1 전극을 의미하고, 상기 제 1 전극은 추가 전극 및 상기 전극들 사이에 배치된 금속 산화물 유전체와 함께 하나의 메모리 커패시터를 형성한다. 바람직하게는 상기와 같은 다수의 메모리 커패시터가 하나의 기판 위에 배치된다.
또한 마이크로일렉트로닉 구조물은 상기 마이크로일렉트로닉 구조물, 특히 반도체 구조에서 산소에 민감한 영역을 산소 접촉으로부터 보호하기 위해 기본적으로 산소 확산 배리어로 적합하다.
하기에는 본 발명이 실시예에 따라 기술되고 도면에 도시된다.
도 1에는 기판(10) 위에 배치되는 메모리 커패시터(5)가 도시되어있다. 상기 메모리 커패시터(5)는 이리듐 산화물층(20), 이리듐층(25) 및 백금층(30)으로 구성된 하부 전극(15)을 갖는다. 선택적으로는 이리듐 산화물층과 이리듐 대신 루테늄층과 루테늄을 사용할 수도 있다. 이리듐 산화물층(20)과 이리듐층(25)이 함께 제 1 도전층을 형성한다. 하나 이상의 이리듐 산화물층(20) 또는 이리듐층(25)이 바람직하게는 하프늄으로 형성되는 산소결합 첨가물을 함유한다. 상기 첨가물은 1% 내지 10%인 그의 첨가량에 따라 각각의 층과 함께 혼성결정을 형성하거나, 그 일부가 침전물로서 존재할 수 있다.
백금층(30)은 본 실시예에서 제 2 도전층을 나타낸다. 층 방식으로 형성된 하부 전극(15)이 바람직하게는 3 개 층(20, 25 및 30)의 공동 에칭에 의해 구조화된다. 이는 예컨대 아르곤 스퍼터링 프로세스시 얻어지는 강한 물리적 성분을 사용한 이방성 에칭 공정을 통해 이루어진다. 보조적으로 아르곤 플라즈마에 염소 또는 브롬화 수소(HBr)가 첨가될 수 있다.
하부 전극(15) 아래에는 티탄을 함유한 배리어층(35)이 배치된다. 상기 배리어층(35)은 한 편으로는 기판(10)에 대한 하부 전극(15)의 결합 특성을 개선하는 역할을 하고, 다른 한 편으로는 실리콘 확산을 막는 역할을 한다. 이는 특히 하부전극(15)이 기판(10)내에서 폴리실리콘으로 채워진 콘택홀(40)을 통해, 여기에는 자세히 도시되지 않은 선택 트랜지스터에 연결되기 때문에 필요하다. 질화티탄으로 이루어진 배리어층(35)이 바람직하게는 하부 전극(15)과 공동으로 구조화된다. 그로 인해 하부 전극(15) 및 배리어층(35)으로 이루어진 구조물을 위한 하나의 에칭 단계만 필요하다.
하부 전극(15)은 금속 산화물 유전체를 나타내는 SBT-층(45)에 의해 완전히 덮인다. 따라서 상기 SBT-층(45)은 배리어층(35)의 에지 영역에 직접 접촉된다. 이는 SBT-층(45)의 디포짓시 상기 영역이 보호되지 않는다는 것을 의미한다. 그러나 배리어층(35) 내로 산 확산의 침투 깊이가 제한되어있기 때문에 전체 배리어층(35)이 산화되지는 않고 SBT-층(45)에 직접 접하는 영역만 산화된다. 특히 콘택홀(40)의 범위내에 위치하는, 배리어층(35)의 중심 영역은 그 위에 배치된 하부 전극(15)에 의해, 그리고 특히 이리듐 산화물층(20) 또는 이리듐층(25) 내에 존재하는 하프늄 첨가물에 의해 산화로부터 보호된다. 또한 이리듐은 SBT-프로세스 조건(약 800℃, 산소 함유 분위기)에서 적어도 부분적으로 산화됨으로써 산소 확산을 방해하기 때문에, 상기 이리듐층(25) 자체가 이미 보호층으로서 작용한다.
SBT-층이 디포짓된 후 상기 SBT-층(45)의 전체면에 걸쳐서 추가 전극(50)이 디포짓된다. 상기 추가 전극(50)은 하부 전극(15) 및 SBT-층(45)과 함께 강유전성 메모리 커패시터(5)를 형성한다.
배리어층(35)의 보호는 도 2에 도시된 구조물에 의해 더 개선될 수 있다. 상기 구조에서는 백금층(30)이 배리어층(35), 이리듐 산화물층(20) 및이리듐층(25)으로 구성된 층 스택의 측면 영역도 덮음으로써, 상기 SBT-층(45)이 배리어층(35)에 직접 접촉되지 않는다. 또한 상기 구조의 경우, SBT-층(45)에 대한 하부 전극(15)의 경계면이 백금층(30)에 의해 형성됨으로써, SBT-층(45)의 경계면 특성 및 기억 특성이 개선될 수 있다는 장점이 있다.
또 다른 구조가 도 3에 도시되어있다. 이 구조에서는 배리어층(35)이 콘택홀(40)의 범위내에만 형성됨에 따라, 상기 배리어층(35)이 이리듐 산화물층(20)에 의해 완전히 덮이게 된다. 그로 인해 배리어층(35)이 SBT-디포짓시 산화로부터 완전 보호된다. 이 구조의 경우 커패시터 특성을 개선시키기 위해, 선택적으로 백금층(30)이 이리듐 산화물층(20) 및 이리듐층(25)의 측면 영역의 위로 유도될 수도 있다.
하프늄 사용시 산소가 흡수됨으로 인해 야기되는 이리듐 산화물층(20) 또는 이리듐층(25)의 부피 증가는 매우 적기 때문에, 그로 인해 일시적으로 발생하는 기계적 응력이 악영향을 초래하지는 않는다.
기본 재료 및 산소결합 첨가물로 이루어진 제 1 도전층을 갖는 마이크로일렉트로닉 구조물을 제조하기 위한, 본 발명에 따른 방법을 구체적으로 설명하기 위해서는 도 4를 참조한다. 여기에는 기판 지지체(60) 및 동시에 캐소드 또는 애노드로서 사용되는 타깃 홀더(65)를 포함하는 스퍼터링 반응기(55)가 개략적으로 도시되어있다. 기판 지지체(60) 위에는 이하에서 기판(10)을 의미하는 실리콘 웨이퍼(70)가 배치된다. 실리콘 기판(70)의 반대편에 배치된 타깃 홀더(65)에는 이리듐 디스크(75)가 그 위에 놓인 하프늄 디스크(80)와 함께 고정된다. 스퍼터링과정동안 상기 디스크들은 함께 공통 소스를 형성한다. 하프늄 디스크의 크기를 선택함으로써 디포짓되는 하프늄의 할당량이 설정된다. 하프늄과 이리듐은 스퍼터링 반응기(55)내에서 여기되는 아르곤 플라즈마에 의해 각각의 소스로부터 함께 배출되어 혼합물로서 실리콘 웨이퍼(70)상에 디포짓된다. 이리듐 디스크(75)를 이리듐 산화물 디스크로 대체할 수도 있다.
실리콘 웨이퍼(70)에 대한, 스퍼터링된 층의 접착 강도를 향상시키기 위해 웨이퍼 하부에 제공된 가열기를 통해 상기 웨이퍼를 가열시킬 수 있다. 적절한 온도는 200 내지 500℃이다.

Claims (18)

  1. 하나 이상의 기판(10) 및 제 1 도전층(20, 25)을 포함하는 마이크로일렉트로닉 구조물에 있어서,
    상기 제 1 도전층(20, 25)이 하나 이상의 산소결합 첨가물을 함유한 하나 이상의 기본 재료로 이루어지며, 상기 첨가물은 하나 이상의 제 4 아족 원소 또는 란탄족 원소를 함유하는 것을 특징으로 하는 마이크로일렉트로닉 구조물.
  2. 제 1항에 있어서,
    상기 산소결합 첨가물이 지르코늄(Zr), 하프늄(Hf), 세륨(Ce) 또는 상기 원소들의 조합물인 것을 특징으로 하는 마이크로일렉트로닉 구조물.
  3. 제 1항 또는 2항에 있어서,
    제 1 도전층(20, 25)에서의 상기 산소결합 첨가물의 중량비가 0.5% 내지 20%, 바람직하게는 1% 내지 10%인 것을 특징으로 하는 마이크로일렉트로닉 구조물.
  4. 제 1항 내지 3항 중 어느 한 항에 있어서,
    상기 기본 재료가 특히 백금과 같은 귀금속, 팔라듐, 로듐, 이리듐, 루테늄, 오스뮴, 레늄, 상기 금속들의 도전성 산화물 또는 상기 화합물과 원소들의 혼합물로 이루어지는 것을 특징으로 하는 마이크로일렉트로닉 구조물.
  5. 제 1항 내지 4항 중 어느 한 항에 있어서,
    상기 마이크로일렉트로닉 구조물이 적어도 부분적으로 제 1 도전층(20, 25)을 덮는 금속 산화물 유전체(45)를 포함하는 것을 특징으로 하는 마이크로일렉트로닉 구조물.
  6. 제 5항에 있어서,
    상기 마이크로일렉트로닉 구조물이 적어도 상기 제 1 도전층(20, 25)과 금속 산화물 유전체(45) 사이에 배치되는 제 2 도전층(30)을 포함하는 것을 특징으로 하는 마이크로일렉트로닉 구조물.
  7. 제 6항에 있어서,
    상기 제 2 도전층(30)이 귀금속, 특히 백금으로 이루어진 것을 특징으로 하는 마이크로일렉트로닉 구조물.
  8. 제 1항 내지 7항 중 어느 한 항에 있어서,
    상기 제 1 도전층(20, 25)과 기판(10) 사이에 배리어층(35)이 배치되는 것을 특징으로 하는 마이크로일렉트로닉 구조물.
  9. 제 8항에 있어서,
    상기 배리어층(35)이 티탄을 함유한 층인 것을 특징으로 하는 마이크로일렉트로닉 구조물.
  10. 하나 이상의 제 4 아족 원소 또는 란탄족 원소를 함유하는 하나 이상의 산소결합 첨가물을 포함하는 하나 이상의 기본 재료로 이루어진 제 1 도전층(20, 25) 및 하나 이상의 기판(10)을 갖는 마이크로일렉트로닉 구조물을 제조하기 위한 방법에 있어서,
    - 기판(10)을 준비하는 단계, 및
    - 제 1 도전층(20, 25)을 형성하기 위해 상기 기판(10) 위에 기본 재료와 산소결합 첨가물을 동시에 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 10항에 있어서,
    상기 기본 재료 및 산소결합 첨가물이 물리적 스퍼터링 공정을 통해 공통 소스(75, 80)와 함께 상기 기판(10) 위에 디포짓되는 것을 특징으로 하는 방법.
  12. 제 10항 또는 11항에 있어서,
    상기 기본 재료가 특히 백금과 같은 귀금속, 팔라듐, 로듐, 이리듐, 루테늄, 오스뮴, 레늄, 상기 금속들의 도전 산화물 또는 상기 화합물과 원소들의 혼합물로 이루어지는 것을 특징으로 하는 방법.
  13. 제 10항 내지 12항 중 어느 한 항에 있어서,
    제 1 도전층내에서의 상기 산소결합 첨가물의 중량비가 0.5% 내지 20%, 바람직하게는 1% 내지 10%인 것을 특징으로 하는 방법.
  14. 제 10항 내지 13항 중 어느 한 항에 있어서,
    상기 산소결합 첨가물이 지르코늄(Zr), 하프늄(Hf), 세륨(Ce) 또는 상기 원소들의 조합물을 포함하는 것을 특징으로 하는 방법.
  15. 제 10항 내지 14항 중 어느 한 항에 있어서,
    상기 제 1 도전층(20, 25) 위에 금속 산화물 유전체(45)를 디포짓하는 것을 특징으로 하는 방법.
  16. 제 15항에 있어서,
    상기 금속 산화물 유전체(45)를 제공하기 전에, 상기 제 1 도전층(20, 25) 위에 제 2 도전층(30)을 디포짓하는 것을 특징으로 하는 방법.
  17. 제 16항에 있어서,
    상기 제 2 도전층이 백금으로 형성되는 것을 특징으로 하는 방법.
  18. 마이크로일렉트로닉 구조물의 제 1 도전층(20, 25)으로 구성된 전극(15), 추가 전극(50) 및 상기 전극들(15, 50) 사이에 배치된 금속 산화물 유전체(45)가 메모리 장치내에서 하나 이상의 메모리 커패시터를 형성하는, 제 1항 내지 9항 중 어느 한 항에 따른 마이크로일렉트로닉을 메모리 장치에 사용하기 위한 용도.
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