KR20010075493A

KR20010075493A - 검출장치

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Publication number: KR20010075493A
Application number: KR1020017004086A
Authority: KR
Inventors: 베르그만스요하네스더블유.엠.; 코에네빌렘엠.제이.엠.; 오트로브; 브람웰사이먼디.
Original assignee: 요트.게.아. 롤페즈; 코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date: 1999-08-02
Filing date: 2000-07-20
Publication date: 2001-08-09
Also published as: CN1327636A; US6678862B1; WO2001010044A1; KR100675391B1; JP2003506809A; EP1119917A1

Abstract

입력 정보신호로부터 비트 시퀀스(x_k)를 유도하는 부분 응답 최대 가능성(PRML) 비트 검출장치가 개시된다. 이 장치는, 입력 정보신호를 수신하는 입력수단을 구비한다. 이 장치는, 샘플링 순간에 입력 정보신호를 샘플링하여, 상기 샘플링 순간에서의 정보신호의 샘플값(z_k)을 얻는 샘플링수단을 더 구비한다. 이 장치는, (a) 상기 샘플링 순간에서의 1개 또는 그 이상의 복수의 상태 s_j(Sa, Sb, Sc)에 대한 샘플링 순간 t_i에서 최적의 경로 거리값 PM(s_j,t_i)를 산출하고, 상기 1개 또는 그 이상의 상태의 각각에 대해 바로 앞의 샘플링 순간 t_i-1에서의 가장 우수한 선행자 상태를 결정하되, 상기 샘플링 순간에서의 한개의 상태가 n개의 연속적인 비트의 시퀀스를 나타내는(50) 산출수단(50, 70)을 더 구비한다. 이 장치는, (b) 이전의 샘플링 순간에 대해 이전에 설정된 가장 우수한 선행자 상태를 통해 시간상으로 샘플링 순간 t_i-N을 향해 뒤로, 가장 낮은 최적의 경로 거리값을 갖는 상기 샘플링 순간 t_i에서의 상태로부터 가장 우수한 경로를 설정하여, 상기 샘플링 순간 t_i-N에서의 최적의 상태를 설정하는(70) 산출수단을 더 구비한다. 이 장치는, (c) 상기 샘플링 순간 t_i-N에서 상기 설정된 최적의 상태에 대응하는 복수의 비트로 구성된 시퀀스의 상기 n개의 비트 중에서 적어도 한개의 비트(x_k-MB-1)를 출력하는 산출수단을더 구비한다. 후속하는 샘플링 순간 t_i+1에 대해 상기한 단계 (a) 내지 (c)가 반복된다. 이 장치는, 동일한 상태에 n개의 연속적인 비트로 구성된 서로 상보적인 시퀀스가 할당되는 것을 특징으로 한다.

Description

검출장치{DETECTION APPARATUS}

본 발명은, 입력 정보신호로부터 비트 시퀀스를 유도하며,

- 입력 정보신호를 수신하는 입력수단과,

- 비트 주파수와 관계를 갖는 소정의 샘플링 주파수에서, 샘플링 순간 t₁에 입력 정보신호를 샘플링하여, 상기 샘플링 순간 t_i에서의 입력 정보신호의 샘플 값을 얻는 샘플링수단과,

- (a) 상기 샘플링 순간에서의 1개 또는 그 이상의 복수의 상태 s_j에 대한 샘플링 순간 t_i에서 최적의 경로 거리값 PM(s_j,t_i)를 산출하고, 상기 1개 또는 그 이상의 상태의 각각에 대해 바로 앞의 샘플링 순간 t_i-1에서의 가장 우수한 선행자(predecessor) 상태를 결정하되, 상기 샘플링 순간에서의 한개의 상태가 n개의 연속적인 비트의 시퀀스를 나타내고,

(b) 이전의 샘플링 순간에 대해 이전에 설정된 가장 우수한 선행자 상태를 통해 시간상으로 샘플링 순간 t_i-N을 향해 뒤로, 가장 낮은 최적의 경로 거리값을 갖는 상기 샘플링 순간 t_i에서의 상태로부터 가장 우수한 경로를 설정하여, 상기 샘플링 순간 t_i-N에서의 최적의 상태를 설정하며,

(c) 상기 샘플링 순간 t_i-N에서 상기 설정된 최적의 상태에 대응하는 복수의 비트로 구성된 시퀀스의 상기 n개의 비트 중에서 적어도 한개의 비트를 출력하고,

(d) 후속하는 샘플링 순간 t_i+1에 대해 상기 단계 (a) 내지 (c)를 반복하는 산출수단을 구비한 부분 응답 최대 가능성(partial response maximum likelihood: PRML) 비트 검출장치에 관한 것이다.

서두에 따른 비트 검출장치는 자기, 광자기 및 광학 기록 시스템에 광범위하게 사용된다. 이들 시스템은 보통 d 제약을 갖는 변조 코드를 사용한다. 이와 같은 제약은, RLL 채널 비트 스트림에서의 1들과 0들의 연속이 적어도 d+1의 심볼 간격 길이를 가져야 한다는 것을 규정한다. 값 d=2는 예를 들어 콤팩트 디스크(CD)와 디지탈 다기능 디스크(DVD) 시스템에서 사용되는 한편, d=1은 광자기 기록과 새로운 재기록 가능한 DVR-포맷에서 볼 수 있다. 다른 이점 중에서도, d 제약은 심볼간 간섭(intersymbol interference: ISI)을 제한함으로써, 등화와 비트 검출을 용이하게 한다. 그 결과, 노이즈 억제와 등화를 위한 고정된 프리필터와 비트 검출을 위한 메모리를 갖지 않은 슬라이서를 사용하여 CD에 대해 일찍 이와 같은 구성을 채용한 구조가 살아남을 수 있었다[1]. CD-R, CD-RW, D-VCD, DVD와, 특히 DVD를 계승하는 DVD과 다른 포맷과 같은 최근의 광 기록 시스템은 CD보다 더 작은 기계적/광학적 허용오차를 나타내며, 그 결과 인접한 트랙으로부터의 파라미터 변동, 노이즈, 누화와 ISI가 더욱 심각해지는 경향이 있다. 이들 개발로 인해, 거의 최적의 방식으로 이와 같은 구조의 혼합체를 취급할 수 있는 채용 구조에 있어서 관심이증가하고 있음을 알 수 있다[2], [3], [4], [5], [6]. 이와 같은 종류의 구성은, 일반적으로 d 제약에 맞추어 형성된 유한 상태 머신(Finite State machine: FSM) 또는 트렐리스(trellis)에 기반을 둔 비터비 검출기 주위에서 구축된다. FSM의 상태는, d 제약과 호환되는 채널 비트의 소정의 길이 n의 허용된 시퀀스와 1 대 1로 대응한다. 이와 같은 검출기의 달성가능한 동작 속도는 가산-비교-선택(add-compare-select: ACS) 루프에 의해 제한되고, CD-ROM 및 DVD-ROM과 같이 PC와 관련된 기록 시스템의 급속하게 증가하는 비트율과, DVR과 같은 신생 비디오 레코딩 포맷에 대한 비트율에 있어서의 유사한 발전과 호환이 되지 않을 수 있다.

결국, 본 발명의 목적은, 신뢰할 수 있는 비트 검출을 허용하면서도, 높은 동작 속도를 갖는, 서두에 따른 검출장치를 제공함에 있다. 본 발명에 따르면, 상기한 검출장치는, 동일한 상태에 n개의 연속적인 비트로 구성된 서로 상보적인 시퀀스가 할당되는 것을 특징으로 한다. 이에 따르면, 상당한 검출기의 단순화를 통해 높은 동작 속도가 얻어진다. 이와 같은 단순화는, 현안이 될 중요한 문제점은 기록된 전이점의 위치를 정확히 지정하는 것이라는 인식에 근거를 두고 있다. 비교에 의해, 전이점들 사이의 신호의 극성은 글자 그대로 "한눈에" 놀 수 있으며, 신뢰할 수 있는 극성 검출이 거의 무상으로 행해지게 된다.

본 발명에 따른 검출장치는, 런길이가 제한된 코드에 따라 입력 정보신호로부터 비트 시퀀스()를 유도하는데 매우 적합하다. 이와 같은 경우에, 청구항 2에 기재된 것과 같이, 바람직하게는 2는 상기한 코드의 최소의 허용된 런길이와 동일하다. 이와 같은 사실을 이용함으로써, 검출기의 기반을 이루는 상태도가 단지 한개의 비전이 상태를 포함하도록 붕괴될 수 있으며, 청구항 3에 기재된 것과 같이 차이 거리의 항으로 검출과정이 재구성될 수 있다. 모든 경로는 이러한 상태를 공유한다. 결과적으로 얻어진 임계 루프는 1개의 가산 및 이진 선택을 포함하는 한편, 이 루프 내부의 디지탈 워드 길이는 보통 작은 값이 될 수 있다(예를 들면, 3 또는 4 비트). 이와 같은 특징은 매우 높은 동작 속도를 허용한다.

경로 길이는, 최소 런길이에 1을 더 한 값보다 긴(즉, d+2보다 긴) 지속기간을 갖는 부분 응답에 근거하여 산출될 수 있다. 이와 같은 경우에, 상태 전이에 관련된 복수의 비트의 시퀀스 앞의 1개 또는 그 이상의 비트가 보조적인 방법을 사용하여, 예를 들면 청구항 4에 기재된 국부적인 시퀀스 궤환에 의해, 또는 청구항 5에 기재된 임계값 검출에 의해, 혹은 청구항 6에 기재된 런길이 푸시백(pushback) 검출에 의해 결정되어야 한다.

본 발명의 이와 같은 발명내용과 또 다른 발명내용을 다음의 첨부도면을 참조하여 더욱 더 상세히 설명한다:

도 1은 기록매체를 재생하는 재생 시스템을 개략적으로 나타낸 것이고,

도 2는 상태가 길이 d+1의 시퀀스를 나타내고, 이때 d=2인 통상적인 검출기의 상태도를 나타낸 것이며,

도 3은 본 발명에 따른 검출기에 대한 상태도를 나타낸 것이고,

도 4는 본 발명을 설명하기 위한 또 다른 도면을 나타낸 것이며,

도 5는 범용 프로세서에서 구현가능한 프로그램의 형태로 본 발명에 따른 검출기를 나타낸 것이고,

도 6은 도 5의 프로그램의 첫번째 부분을 더욱 상세히 나타낸 것이며,

도 7은 도 5의 프로그램의 두번째 부분을 더욱 상세히 나타낸 것이고,

도 8은 도 5의 프로그램의 세번째 부분을 더욱 상세히 나타낸 것이며,

도 9는 도 5의 프로그램의 네번째 부분을 더욱 상세히 나타낸 것이고,

도 10은 도 5의 프로그램의 다섯째 부분을 더욱 상세히 나타낸 것이며,

도 11은 도 5의 프로그램의 여섯번째 부분을 더욱 상세히 나타낸 것이고,

도 12는 본 발명에 따른 검출기를 전용 하드웨어의 형태로 나타낸 것이며,

도 13은 도 12에 도시된 검출기의 첫번째 부분을 더욱 상세히 나타낸 것이고,

도 14는 도 12에 도시된 검출기의 두번째 부분을 더욱 상세히 나타낸 것이며,

도 15a, 도 15b, 도 15c 및 도 15d는 세번째, 네번째, 다섯번째 및 여섯번째 부분을 더욱 상세히 나타낸 것이고,

도 16은 본 발명에 따른 다수의 검출기와 본 발명에 따르지 않는 검출기에 대해 신호대 잡음비(SNR)의 함수로써 비트 오류율(bit error rate: BER)을 나타낸 것이며,

도 17은 본 발명에 따른 검출기와 본 발명에 따르지 않은 일부 검출기에 대해 접선방향의 기울기(tilt)의 함수로써의 비트 오류율(BER)을 나타낸 것이다.

도 1은 재생 시스템(2)을 개략적으로 나타낸 것이다. 여기에서, 기록매체(1), 본 실시예에 있어서는 광 디스크는 판독부(3)에 의해 판독된다. 이때, 광 디스크(1) 상에 기록된 데이터는 콤팩트 디스크 표준에서 사용되는 8-14 EFM 코딩 체계와 같이 d-제약 및 k-제약에 의해 특정되는 런길이 제한된 채널 코드에 따라 코딩된다. 그러나, 본 발명은, DVD(Digital Video Disc) 표준에서 채용된 것과 같은 8-16 EFM+ 코딩 체계에도 적용될 수 있다. EFM 코드는, 3의 최소 런길이 d+1(역의 값을 갖는 복수의 비트의 시퀀스에 의해 분리된 동일한 값을 갖는 후속하는 비트들 사이의 거리)과 11의 최대 런길이를 갖는다. EFM+ 코드로 3의 최소 런길이 d+1과 11의 최대 런길이를 갖는다. 또 다른 실시예에 있어서, 디스크는 EFMCC코딩 체계에 따라 코딩되고, 마찬가지로 3의 최소 런길이 d+3과 11의 최대 런길이를 갖는 DVD=ROM 디스크에 해당한다. EFMCC 코딩 체계에 대해서는 PH-NL 000074에 기재되어 있다. 이와 달리, 상기한 디스크는 2의 최소 런길이 d+1과 8의 최대 런길이를 지닌 코딩 체계 17PP를 갖는 DVD-RW일 수 있다. 또 다른 실시예에 있어서, 디스크는 자기 또는 광 자기 형태를 가질 수 있다. 본 명세서에서 설명되는 검출기에 대해서는, 최소 런길이 제약만이 중요하다. 본 발명을 d=2인 실용적인 경우에 대해 설명하지만, 본 발명은 d-제약의 다른 값에 대해서도 동등하게 적용될 수 있다.

판독부(3)의 출력은, 예를 들면 원치 않는 심볼간 간섭을 제거하거나 타이밍 복원을 최적화하기 위해, 등화기(4)에 의해 필터링된다. 또한, 등화기는 샘플링된 입력 신호 z_k를 발생하기 위한 샘플링수단을 구비한다. 등화기(4)의 출력신호는 검출된 채널 심볼의 시퀀스를 얻기 위해 검출기(5)에 의해 사용된다. 검출기(5)의 동작에 대해서는 나중에 더욱 상세히 설명한다. 검출된 채널 신호는 채널 디코더(7)에 의해 수신되어, 채널 심볼을 (사용자 데이터와 패리티 심볼을 포함하는) 중간 심볼로 변환한다. 중간 심볼은 비트 오류율을 상당히 줄이는 오류정정기(8)에 의해 변환된다. 오류정정기(8)의 출력은 재생 시스템(2)의 출력을 구성한다.

상기한 기록매체는 디스크 형태일 필요는 없으며, 이와 달리 카드의 형태를 가질 수도 있다.

검출기 입력 z_k는 프리필터 또는 등화기(4)에 재생 파형을 인가함으로써 얻어지며, 이것의 출력은 타이밍 복원 체계의 제어하에서 기록된 데이터 a_k와 동기하여 샘플링된다. 전체 시스템이 정지상태이고 노이즈 n_k가 추가되면,

z_k= h(a_k-M, …, a_k-1, a_k) + n_k. (1)

이때, h(.)는 기록된 데이터 심볼 a_k-M, …, a_k-1, a_k의 결정(deterministic) (가능한 경우에는 비선형) 함수이다. M은 전체 시스템의 메모리 길이를 나타내고, n_k는 z_k의 노이즈 성분을 나타낸다. M은 10과 100 사이의 차수를 가질 수 있다. 그러나, z_k의 신뢰할 수 있는 추정을 위해서는, 3 내지 5의 차수를 갖는 M의 값이 일반적으로 충분하다.

이하의 예에서는 통상적인 검출기에 대해 설명한다. 일례로서, 메모리 길이는 M=3으로 제한된다. 더 큰 값의 M에 대해서는 나중에 생각한다. M=3에 대해, z_k는 전체 3개의 과거의 디짓(digit) a_k-3, a_k-2, a_k-1과 함께 현재 디짓 a_k에 의존하며, 이는 함께 순간 k에서의 시스템의 상태를 규정한다. d=2 제약은 비트 조합 +-+ 및 -+1을 배제하므로, 단지 6개의 상태가 허용될 수 있다. 고려대상이 되는 채널 비트의 시퀀스의 길이 n은 3이다. 이 제약은 다양한 상태들의 연속을 배제한다. 이것은 도 2의 상태도에 반영되어 있다.

도 2에 도시된 상태도는 6가지 상태 s¹, …, s⁶를 가지며, 이들 중에서 4개는 임시적이다(s², s³, s⁵및 s⁶).

상태도에 있어서 분기들은 4 비트 a_k-3, …, a_k의 허용가능한 각각의 연속물, 이에 대응하는 노이즈 없는 검출기 입력 h(a_k-3, …, a_k)와 분기 거리 G(z_k-h(a_k-3, …, a_k))을 유일하게 특정하는데, 이때 G(x)는 x의 사전에 정의된 짝수 함수에 해당한다(일반적으로, G(x) = x²또는). 각각의 상태는 그 상태까지 이끄는 "최단" 경로에 대한 누적된 분기 거리를 추적하는 경로 거리를 갖는다. 이 최단 경로는 본 발명에서는 가장 낮은 경로 거리값을 갖는 경로로 정의된다. 이와 같은 거리는 시간의 비감소 감소로서, 이와 같은 문제를 극복하기 위해서는 거리 재정규화 체계가 필요하다. 검출기가 얻을 수 있는 속도는 상태 s¹및 s⁴에 대한 각각의 심볼 구간 동안 수행되어야 하는 ACS 동작에 의해 제한된다. 가산 및 비교 동작은 상당한 디지탈 워들 길이를 내포하며, 이것은 스루풋을 제한한다. 거리 재정규화는 추가적인 고정비용을 제공하며 스루풋을 더욱 더 제한한다. 이와 같은 검출과정의 더욱 상세한 설명은 [7], 7장과 같은 비터비 검출에 대한 표준 참고서에서 찾을 수 있다.

도 3을 참조하여, 상기한 제한을 완화하는 본 발명의 검출기에 대해 설명한다. 본 발명에 따른 검출기의 기반을 이루는 기본적인 착상은, 전이 사이의 신호의 극성이 비터비 검출기의 파워가 없이도 신뢰할 수 있게 검출될 수 있다는 것이다. 반면에, 전이의 위치의 신뢰할 수 있는 검출은 이와 같은 파워를 필요로 한다. 이와 같은 착상을 설명하기 위해서는, 진행 중일 수 있는 런(run)의 해당 길이(1, 2, 3 및 그 이상)를 상태도에서 구별해야만 한다.

n개의 연속적인 비트의 서로 상보적인 시퀀스를 포함하는 도 2에 도시된 상태도의 상태가 동일한 상태에 할당되었다는 점에서, 도 2에 도시된 상태도에 비해 도 3에 도시된 상태로가 간략화되었다. 이것은 (n=3에 대해) 도 3에 도시된 3가지 상태를 발생한다.

상태도는 (각각 ≥3, 1 및 2인) 진행중인 런의 길이를 경계를 정하는 3가지 상태 s^a, s^b및 s^c를 갖는다. 극성을 제외하고는, 각각의 상태는 유일하게 3 비트 a_k-3, a_k-2, a_k-1의 그룹을 유일하게 나타낸다. 특히, s^a는 세개 한벌인 +++ 또는 ---, 즉 도 2에 도시된 상태 s¹또는 s⁴에 대응하고, s^b는 ++-(s²) 또는 --+(s⁵)에 대응하며, s^c는 +--(s³) 또는 -++(s⁶)에 대응한다. 한개의 상태, 즉 비과도 상태 s^a에 대해서만 경로 거리를 추적하는 것으로 충분하다.

상태 s^a에 관련된 경로 거리를 λ로 표시하고, 상태 sⁱ및 sⁱ사이의 분기에 대한 분기 거리를 β^ij로 표시한다. 그러면, 경로 거리 갱신값은 다음 식에 의해 좌우된다.

(2)

첫번째 항은 진행중인 런의 연속에 해당한다. 두번째 항은 순간 k에서의 새로운 런의 시작에 해당한다. 상태 s^a를 향해 인도하는 2개의 경쟁하는 경로 aa와 abca를 도 4에 도시하였다. 경로 aa는 이전의 비트 위치 k-1에서 상태 s^a로부터 시작하며, 한개의 분기 거리 β_k ^aa를 포함한다. 경로 abca는 이전의 비트 위치 k-3에 있는 상태 s^a에서 시작하며, 3개의 별도의 분기 거리 β_k-2 ^ab, β_k-1 ^bc및 β_k ^ca를 포함한다.

분기 거리값을 계산하기 위해서는, 각각의 분기에 대해 채널의 공칭 출력 h를 알 필요가 있다. 이와 같은 출력은 기본적인 디짓 a_k-3, …, a_k의 극성에 의존하며, 이러한 이유로 모든 상태에 대해, 예를 들어 디짓 a_k-3에 대한 예비 결정값,및의 형태를 갖는 이 문자열의 현재 극성을 추적할 필요가 있다. 이것은 [7, 섹션 7.7]에 더욱 상세히 기재되어 있는 국부적인 시퀀스 궤환의 형태에 해당한다. 이들 예비 결정값의 갱신은 상태도에 따라 발생되는데, 즉,

및

분기 aa가 살아남는 경우에는,및

분기 ca가 살아남는 경우에는,(3)

가장 가능성있는 경로의 복원은 역추적(traceback) 과정을 통해 달성된다. 이와 같은 목적을 향해, 일정한 시간에 걸쳐 상태 s^a, s^b및 s^c의 연속이 추적되어야 한다. 역추적은 비과도 상태(본 실시예에 있어서는 상태 s^a)와 이에 대응하는 극성에서 시작한다. 역추적 동안, 상태가 s^c로부터 와서 횡단될 때마다 극성이 반전되고, 그렇지 않은 경우에는 변경되지 않는다.

경로 거리값 λ는 도약없이 증가하는 경향이 있는 시간의 비증가 함수에 해당한다. 거리 재정규화 메카니즘 대신에, 차이 거리를 사용할 수 있다. 차이 거리의 사용은 본래 거리 표시를 위해 필요한 디지탈 워드 길이를 제한한다. 매우 편리한 차이 거리는 다음과 같이 규정된다.

이와 같은 거리의 표현으로, (2)는 다음과 같이 다시 쓸 수 있다.

(4)

또는 동등하게, Δ_k= min(0, S_k)로 다시 쓸 수 있으며, 이때,

(5)

Δ_k의 비제로 값은 전이와 관련된다. 통상적으로, Δ_k는 연속적인 다수의 비 구간에 대해 제로값이고, 그 뒤에 애매하지 않은 전이에 대해서는 일반적으로 1이며, 때때로 애매한 전이에 대해서는 1-비트의 불확실성을 갖고 2가 되며, 드문 경우에 3의 음의 값의 Δ_k를 갖는다. 명백하게, Δ_k는 비양수이다. 이와 같은 구성은 디지탈 구현에 있어서 1 비트를 절약한다. 거리의 갱신값은 동일한 순산에 분기 거리값의 차이에 의존하며, 이와 같은 특성은 워드 길이를 제한하는데에도 도움을 준다, 그 결과, 일반적으로 다음에 설명하는 것과 같이 약 3 내지 4 비트를 사용하여 충분히 Δ_k를 표시할 수 있다.

새로운 차이 거리를 결정하기 위해서는, 먼저 S_k를 계산할 필요가 있다. 이전의 심볼 구간에서 반드시 결정되었던 모든 유일한 성분 S_k는 -Δ_k-1이다. 나머지 모든 구성요소는 더 오래되거나(-Δ_k-2), 파이프라인 기술()을 통해 시간보다 앞서 결정될 수 있다. 따라서, S_k의 연산에 있어서의 최소 대기시간은 한개의 가산에 해당한다. 일단 S_k가 결정되면, S_k를 제로값과 비교하는 과정이 남는다.

이와 같은 목적을 위해서는, S_k의 부호 비트를 관찰하는 것으로 충분하므로, 그렇지 않은 경우에 필요할 수 있는 명시적인 다중비트 비교를 피하게 된다. 따라서, 검출기의 임계 루프는 직선적인 가산에 이진 선택을 더 한 것으로 구성된다. 이것은 드물게 비터비 검출기에 대해서는 단순하며, 매우 높은 동작속도를 허용한다.

각각의 상태에 대해 검출기의 상태도와 연관된 메모리 길이보다 큰 메모리 길이 M은, 이 상태와 관련된 생존 경로에 대한 '국부적인' 결정값을 추적함으로써 수용될 수 있다. 이와 같은 추가된 정보는 시스템의 전체 메모리 길이에 걸쳐 분기 거리값이 산출될 수 있도록 한다. 결정값와 동일한 방식으로, 국부적인 결정값은 상태도에 따라 갱신된다. 디짓와 관련된 데이터 파워는 검출기에 의해 사용되지 않으며, 성능이 (반드시 더욱 더 복잡할 필요가 있는) 메모리 길이 M을 갖는 시스템에 대한 완전히 개발된 비터비 검출기의 데이터 파워에 근접하기 위해서는 전체적인 수신된 데이터 파워의 작은 분율이 되어야 한다.

실용적으로 관심을 갖는 광학 기록 시스템에 대해서는 이와 같은 조건이 일반적으로 만족된다. 비선형 ISI는 룩업표를 통해 분기 거리값을 산출함으로써 취급될 수 있다. 시퀀스 궤환을 갖는 경우와 갖지 않은 경우 모두에 대해, DVD 내부에서 추출될 수 있는 오차 신호에 근거하여 이들 표를 적응적으로 채우고 갱신하는 것은 수월하다. 국부적인 시퀀스 궤환과 적응 비선형 취급에 대한 더욱 상세한 내용은 예를 들어 [7, 7장]에서 찾을 수 있다. 예비적인 결정에 근거하여아이패턴(eye-pattern) 내부의 레벨로부터 직접 기준 진폭값을 유도하는 방법은 PHN17088(유럽특허출원 99969527.3)에 기재되어 있다.

본 발명에 따른 검출기는 범용 마이크로프로세서에서 프로그램 형태로 구현될 수 있다. 이와 같은 프로그램을 도 5에 나타내었다.

프로그램 부분 P0에서 프로그램에서 사용된 변수가 초기화된 후, 프로그램 부분 P1-P13을 포함하는 루프가 개시된다. 또한, 입력신호의 극성에 대한 초기값이 결정된다. 루프 P1-P13은 프로그램 부분 P에서 얻어진 입력신호의 각각의 샘플 z_k에 대해 반복된다. 프로그램 단계 P2에서는, 추적이 되었던 마지막 M+1개의 상태 sⁱ를 포함하는 어레이 S[]가 i=M 내지 1에 대해 S[i]=S[i-1]가 되도록 갱신된다. S[0]에 대한 새로운 값은 프로그램 단계 P11에서 산출된다.

프로그램 부분 P3에서는, β_k ^aa가 다음과 같이 계산된다:

및

프로그램 부분 P4에서는, β_k ^ab가 다음과 같이 계산된다:

및

프로그램 부분 P5에서는, β_k ^bc가 다음과 같이 계산된다:

프로그램 부분 P6에서는, 차이 거리값에 대한 지연된 값이 다음과 같이 산출된다:

Δ_k-2= Δ_k-1및

Δ_k-1= Δ_k

프로그램 P7에서는, 매개 변수 PA₁ ^1,2, PB₁ ^1,2및 PC₁ ^1,2이 다음과 같이 계산된다:

PA₂ ¹= PA₁ ¹및 PA₂ ²= PA₁ ²

PB₂ ¹= PB₁ ¹및 PB₂ ²= PB₁ ²

PC₂ ¹= PC₁ ¹및 PC₂ ²= PC₁ ²

P8-P11에서는 β_k ^aa,β_k ^ab, β_k ^bc및 β_k ^ca가 각각 계산된다. P12에서는 Δ_k에 대한 새로운 값이 계산된다. P13에서는, 가장 가능한 경로에 해당하는 출력값을 결정하기 위해 역추적이 수행된다. P14에서는, 이 값이 검출기의 출력으로 전달된다. 이하에서는 프로그램 부분 P8-P13 에 대해 더욱 상세히 설명한다.

β_k ^aa의 계산을 포함하는 프로그램 부분 P8을 도 6을 참조하여 더욱 더 상세히 설명한다. 이 도면에 도시된 것과 같이, 부분 P8은 프로그램 단계 P8.1-P8.7을 포함한다.

P8.1에서는, PA₂ ²= 1인지 여부가 판정된다.

P8.2에서는, PA₂ ¹= 1인지 여부가 판정된다.

P8.3에서는 거리 측정값 β_k ^aa가 비트의 시퀀스 1,1,1,1,1에 대해 샘플의 값 z_k와 예측된 진폭값에 근거하여 산출된다. 이 경우에, 거리 측정값은 L1-거리값에 근거하는데, 즉

P8.4에서는, β_k ^aa가에 따라 산출된다.

P8.5에서는 PA₂ ¹= 1인지 여부가 확인된다.

P8.6에서는, β_k ^aa가에 따라 산출된다.

P8.7에서는, β_k ^aa가에 따라 산출된다.

β_k ^ab의 계산을 포함하는 프로그램 부분 P9을 도 7을 참조하여 더욱 더 상세히 설명한다. 이 도면에 도시된 것과 같이, 부분 P9은 프로그램 단계 P9.1-P9.9를 포함한다.

P9.1에서는, PA₂ ²= 1인지 여부가 판정된다.

P9.2에서는, PA₂ ¹= 1인지 여부가 판정된다.

P9.3에서는 거리 측정값 β_k ^ab가 비트의 시퀀스에 대해 샘플의 값 z_k와 예측된 진폭값에 근거하여 산출된다:.

P9.4에서는, β_k ^ab가에 따라 산출된다.

P9.5에서는 PA₂ ¹= 1인지 여부가 확인된다.

P9.6에서는, β_k ^ab가에 따라 산출된다.

P9.7에서는, β_k ^ab가에 따라 산출된다.

프로그램 단계 9.8은 PB₁ ²를 갱신한다: PB₁ ²= PA₂ ¹.

프로그램 단계 9.9는 PB₁ ¹을 갱신한다: PB₁ ^1`= PA₂ ¹.

β_k ^bc의 계산을 포함하는 프로그램 부분 P10을 도 8을 참조하여 더욱 더 상세히 설명한다. 이 도면에 도시된 것과 같이, 부분 P10은 프로그램 단계 P10.1-P10.5를 포함한다.

P10.1에서는, PB₂ ²= 1인지 여부가 판정된다.

P10.2에서는 β_k ^bc가에 따라 산출된다.

P10.3에서는, β_k ^bc가에 따라 산출된다.

프로그램 단계 10.4는 PC₁ ²를 갱신한다: PC₁ ²= PB₂ ¹.

프로그램 단계 10.5는 PC₁ ¹을 갱신한다: PC₁ ^1`= PB₂ ¹.

β_k ^ca의 계산을 포함하는 프로그램 부분 P11을 도 9를 참조하여 더욱 더 상세히 설명한다. 이 도면에 도시된 것과 같이, 부분 P11은 프로그램 단계 P11.1-P11.3을 포함한다.

P11.1에서는, PC₂ ²= 1인지 여부가 판정된다.

P11.2에서는 β_k ^ca가에 따라 산출된다.

P11.3에서는, β_k ^ca가에 따라 산출된다.

프로그램 P12는 도 10에 더욱 더 상세히 나타내었다. 본 도면에서는. 이 프로그램 부분이 프로그램 단계 P12.1 내지 P12.10을 포함하는 것으로 도시되어 있다.

P12.1에서는, 수식 5에서 지정된 합계값 S_k가 산출된다.

P12.2에서는, 이것이 합계 S_k>0인지 여부가 판정된다.

이것이 참이면, 프로그램 단계 12.3 내지 12.6이 실행된다.

P12.3에서는, 할당 Δ_k = 0이 실행된다.

P12.4는 PA₁ ²= PA₂ ¹을 할당한다.

P12.5는 PA₁ ¹= PA₂ ¹을 할당한다.

PA12.6은 S[0] = 1을 할당한다.(선행자 상태는 s^a이다)

P12.2의 결과가 거짓이면, 프로그램 P12.7 내지 P12.10이 실행된다.

P12.7은 Δ_k= S_k를 할당한다.

P12.8은 PA₁ ²= PC₂ ¹을 할당한다.

P12.9는 PA₁ ¹= -PC₂ ¹을 할당한다.

P12.10은 S[0] = 3을 할당한다.(선행자 상태는 s^c이다)

역추적 과정을 실행하고, 프로그램 단계 P13.1 내지 P13.17을 포함하는 프로그램 부분 P13을 도 11에 더욱 상세히 나타내었다.

프로그램 단계 13.1에서는, 국부적인 변수가 다음과 같이 초기화된다: Ps = 1.

13.2에서는 추적된 최종 MP 비트의 시퀀스를 나타내는 어레이 path[]의 첫번째 항목은 다음에 따라 갱신된다: path[0] = PA₁ ¹. 이때, MB는 소정의 수이다.

P13.3에서는 루프 카운터 i는 i=0로 초기화된다.

P13.4에서는 i<MB-2인지 여부가 판정된다.

이 경우에 해당하지 않으면, 프로그램 부분 P13이 종료된다. 그러나, P13.4의 부등식이 참이면, 프로그램이 P13.5로 진행된다.

P13.5에서는, Ps = 1인지 여부가 판정된다.

P13.6은 할당 Ps = S[i]를 실행한다.

P13.7은 Ps = 1인지 여부를 판정한다.

P13.8은 할당 path[i+1] = path[i]를 실행한다.

P13.9는 Ps = 3인지 여부를 판정한다.

P13.10은 할당 path[i+1] = -path[i]를 실행한다.

P13.11는 Ps = 2인지 여부를 판정한다.

P13.12는 할당 Ps = 1을 실행한다.

P13.13은 할당 path[i+1] = path[i]를 실행한다.

P13.14는 Ps = 3인지 여부를 판정한다.

P13.15는 할당 Ps = 2를 실행한다.

P13.16은 할당 path[i+1] = path[i]를 실행한다.

P13.17은 루프 카운터를 1만큼 증분시킨다.

이와 달리, 본 발명은 전용 하드웨어의 형태로 구현될 수 있다. 도 12에 일 실시예를 나타내었다. 이 도면에 도시된 검출기는 수신된 샘플 z_k와 마지막 5개의 검출된 비트에 대응하는 상태로부터 분기 거리값 β_k ^aa, β_k ^ab, β_k ^bc및 β_k ^ca를 각각 계산하는 제 1, 제 2, 제 3 및 제 4 분기 거리값 계산기(51.1, 51.2, 51.3, 51.4)를 구비한다. 검출기(50)는 지연된 값 β_k-1 ^aa와 β_k-2 ^aa를 발생하는 제 1 및 제 2 지연소자(52.1, 52.2)를 구비한다. 검출기(50)는 지연된 값 β_k-2 ^ab를 출력하는 제 3 및 제 4 지연소자(53.1, 53.2)와 지연된 값 β_k-1 ^bc를 출력하는 제 5 지연소자(54)를 구비한다. 검출기는 제 2 지연소자(52.2)의 출력과 제 4 지연소자(53.2)의 출력에 접속되어 차이값 β_k-2 ^ab-β_k-2 ^aa를 계산하는 제 1 감산기(55)를 구비한다. 이 검출기는 차이값 β_k-1 ^bc-β_k-1 ^aa를 계산하는 제 2 감산기(56)를 구비한다. 이 검출기는 차이값 β_k ^ca-β_k ^aa를 산출하는 제 3 감산기(57)를 더 구비한다. 감산기(55, 56, 57)의 출력은 가산기(59)의 개별적인 입력에 접속된다. 가산기(59)는 지연된 차이 거리값 Δ_k-2및 지연된 차이 거리값 Δ_k-1를 수신하는 입력을 더 갖는다. 가산기(59)의 출력은 합계 S_k이다. 부호 검출기(60)는 합계 S_k의 극성을 나타내는 신호 Sign을 출력한다. 멀티플렉서(61)는 신호 Sign이 음의 극성을 나타내는 경우에 합계 Sk를 선택하거나, 그렇지 않은 경우에는 출력신호 Δ_k로서 값 0을 출력한다. 따라서, 신호 검출기(60)와 멀티플렉서(61)는 함께 최소값 검출기를 구성한다. 지연된 값 Δ_k-2및 Δ_k-1을 발생하기 위해 출력신호 Δ_k는 제 6 및 제 7 지연소자(58.1, 58.2)로 주어진다. 신호 검출기(60)의 출력(60.1)은 나중에 더욱 상세히 설명하는 국부적인 시퀀스 궤환부(62)와 역추적부(70)에 더 접속된다.

국부적인 시퀀스 궤환부(62)는 도 13에 더욱 더 상세히 도시되어 있다. 이 궤환부(62)는 매개변수 세트 PA₁ ^1,2, PB₁ ^1,2및 PC₁ ^1,2를 기억하는 제 1 세트의 레지스터(62.1)를 갖는다. 제 1 세트의 레지스터(62.1)는 이들 매개변수의 지연된 값 PA₂ ^1,2, PB₂ ^1,2및 PC₂ ^1,2를 기억하는 제 2 세트의 레지스터(62.2)에 접속된다. PA₂ ¹에 대한 레지스터의 출력은 PB₁ ¹및 PB₁ ²에 대한 레지스터의 입력에 접속된다. PB₂ ¹에 대한 레지스터의 출력은 PC₁ ¹및 PC₁ ²에 대한 레지스터의 입력에 접속된다. PA₁ ¹및 PA₁ ²에 대한 레지스터의 입력은 각각 제 1 및 제 2 멀티플렉서(62.3, 62.4)에 접속된다. 멀티플렉서(62.3, 62.4)는 신호 Sign을 제어신호로 수신하는 선택 입력62.31 및 62.41을 갖는다. 멀티플렉서 62.3은 PA₂ ¹에 대한 레지스터의 출력에 접속된 제 1 입력과 인버터(62.5)를 거쳐 PC₂ ¹에 대한 레지스터의 출력에 접속된 제 2 입력을 갖는다. 멀티플렉서 62.4는 PA₂ ¹에 대한 레지스터의 출력에 접속된 제 1 입력과 PC₂ ¹에 대한 레지스터의 출력에 직접 접속된 제 2 입력을 갖는다. 신호 Sign이 양의 극성을 나타내면, 멀티플렉서 62.3 및 62.4는 그들의 제 1 입력에 있는 신호를 출력신호로서 선택한다. 신호 Sign이 음의 극성을 나타내면, 멀티플렉서 62.3 및 62.4는 그들의 제 2 입력에 있는 신호를 출력신호로서 선택한다. 국부적인 시퀀스 궤환부는, 분기 거리값 계산기(51.1, 51.2, 51.3, 51.4)에 변수의 값 PA₂ ¹, PA₂ ², PB₂ ²및 PC₂ ¹을 제공하는 출력 이외에, 변수의 값 PA₁ ¹을 역추적부(70)로 제공하는 출력을 갖는다.

도 14는 역추적부(70)를 더욱 상세히 나타낸 것이다. 역추적부(70)는 연쇄적인 지연소자(71.1, …, 71.n-1)를 갖는다. 제 1 지연소자(71.1)는 신호 Sign을 선택신호로 수신하는 멀티플렉서(70.4)에 접속된다. 멀티플렉서(70.4)는, 신호 Sign이 양의 극성을 나타내면, 레지스터(70)에 기억된 제 1 값을 그것의 출력신호로서 선택한다. 제 1 값은 도 3에 도시된 상태도의 상태 Sa를 나타낸다. 멀티플렉서(70.4)는, 신호 Sign이 음의 극성을 나타내면, 그것의 출력신호로서 레지스터(70.3)에 기억된 제 2 값을 선택한다. 제 2 값은 상기한 상태도의 상태 Sc를 나타낸다. 역추적부(70)는, 일련의 합성부(72.1, …, 72.n)를 더 구비한다. 제 1 합성부(72.1)는, 상태 Sa를 나타내는 값을 기억하는 레지스터 70.1에 접속된 제 1 입력과, 멀티플렉서(70.4)의 출력에 접속된 제 2 입력을 갖는다. 후속하는 합성부(72.i)는, 선행하는 합성부(72.i-1)의 출력에 접속된 제 1 입력과, 지연부(71.i-1)에 접속된 제 2 입력을 갖는다. 합성부(72.1, …, 72.n)의 출력은 다음 표에 따라 정의된다:

제 1 입력	제 2 입력
제 1 입력	Sa	Sc
Sa	Sa	Sc
Sb	Sa	Sa
Sc	Sb	Sb

역추적부(70)는 제 1의 연쇄적인 토글부(73,1 73.2, …, 73.n)를 갖는다. 제 1 토글부(73.1)는 국부적인 시퀀스 궤환부(70)로부터 신호 PA₁ ¹을 수신하는 제 1 입력을 kw는다. 또 다른 토글부 73.i는 선행하는 토글부 73.i-1의 이진 출력신호를 수신하는 이진 입력을 갖는다. 토글부 73.i는 합성부 72.i에 접속된 삼중(ternary) 제어신호를 더 갖는다. 토글부 73.i의 동작은 다음 표에 기재되어 있다.

도 15a는 제 1 분기 거리값 계산기(51.1)를 더욱 더 상세히 나타낸 것이다. 계산기(51.1)는, 비트의 연속물 11111에 대한 입력 채널의 예측된 응답값이 기억되는 제 1 레지스터(51.10)를 구비한다. 마찬가지로, 레지스터 51.11, 51.12, 51.13은 예측된 응답값,및을 기억한다. 계산기(51.1)는 다음의 표에 따라 선택신호 PA₂ ¹및 PA₂ ²에 응답하여 이들 레지스터(51.10, 51.11, 51.12, 51.13) 중에서 한개를 선택하는 멀티플렉서(51.14)를 구비한다:

멀티플렉서(51.14)의 출력은, 제 2 입력에서 신호 z_k를 수신하는, (L₁-정규값의 경우에) 절대 차이값 계산기(51.15)에 접속된다. 절대 차이값 계산기(51.15)는 L1-거리값을 계산한다.

도 15b는 L1-거리값을 계산하는 비교 계산기(51.2)를 나타낸 것이다. 이 계산기는 값,,및을 포함하는 레지스터(52.10, 52.11, 52.12, 52.13)를 구비한다. 마찬가지로, 멀티플렉서(52.24)는 다음 표에 따라 선택신호 PA₂ ¹및 PA₂ ²에 응답하여 레지스터들 중에서한개를 선택한다:

도 15c는 L1-거리값을 계산하는 계산기(51.3)를 더욱 상세히 나타낸 것이다. 이 계산기는 각각 값및을 기억하는 레지스터(51.31, 51.32)를 구비한다. 멀티플렉서(51.33)는 다음 표에 따라 선택신호 PB₂ ²에 응답하여 이들 레지스터 중에서 한개를 선택한다:

도 15d는 L1-거리값을 계산하는 계산기(51.4)를 더욱 상세히 나타낸 것이다. 이 계산기는 각각 값및을 기억하는 레지스터(51.41, 51.42)를 구비한다. 멀티플렉서(51.43)는 다음 표에 따라 선택신호 PC₂ ²에 응답하여 이들 레지스터 중에서 한개를 선택한다:

본 발명에 따르지 않은 다른 검출기와 본 발명에 따른 검출기의 성능을 비교하기 위해, 전체 이산시간 시스템 응답 0.29, 0.5, 0.59, 0.5, 0.29를 사용하여 선형 시스템의 모의실험을 하였다. 이것은, [8]에서 볼 수 있듯이, 메모리 길이를 갖는 시스템에 대한 최악의 응답에 해당하며, 그 자체가 수신기의 비최적성의 영향을 강조하는 경향이 있다.

노이즈 n_k는 가우시안의 백색 노이즈에 해당한다. 채널 신호대 잡음비를 SNR로 표시하였으며 이것은 정합된 필터 경계값, SNR = E_b/N₀의 의미로 규정되는데, 이때 E_b는 시스템 응답의 에너지이고 N_o는 노이즈 분산이다.

도 16은 완전히 개발된 (6-상태) 비터비 검출기의 비트 오류율(곡선 1)을 본 발명에 따른 검출기의 다수의 실시예에 대한 비트 오류율과 비교한 것이다. 곡선 2, 3, 4, 5는 각각 분기 거리값 함수 G(x) = x²를 갖는 전이 검출기의 제 1 실시예, 분기 거리값 함수를 갖는 본 발명의 제 2 실시예, 분기 거리값 함수및 3-비트 차이 거리값을 갖는 본 발명의 제 3 실시예와, 분기 거리값함수및 2-비트 차이 거리값을 갖는 본 발명의 제 4 실시예를 나타낸 것이다. 추가적으로, 곡선 6은 제로 임계값을 갖는 슬라이서의 형태를 지닌 비트 단위의 검출기의 성능을 나타낸 것이다.

개발 완료된 비터비 검출기는, 가우시언 잡음에 대해 최적값을 갖는 분기-거리값 계산(즉, G(x) = x²)에 대해 L₂-정규값을 사용한다. 이와 같이 동일한 정규값을 사용하여, 전이 검출기는 10^-5의 차수로 비트 오류율을 얻기 위해 약 0.4 dB 더 높은 SNR을 필요로 한다. 이와 같은 손실은, 시스템 응답의 최종 탭(tap)으로 인해 발생하는 신호 에너지를 이용하지 못했다는 사실에 기인할 수 있다. L₂정규값 대신에 L₁정규값()이 사용되는 경우에는, 약 0.2 dB의 추가적인 손실이 발생한다. 이와 같은 교체는 디지탈 수신시 구현에 있어서 하드웨어를 단순화시킨다. L₁정규값에 대해, 차이값 Δ를 3 비트(즉, 8 레벨: 7개의 균일한 간격을 갖는 음의 레벨과 제로값)로 양자화하는 것은 실제로 비양자화된 차이 거리값을 사용할 때와 동일한 성능을 제공하는 한편, 2-비트 양자화는 약 0.8 dB의 손실을 발생한다. 후자의 경우에도, 전이 검출기는 여전히 약 4 dB 만큼 비트 단위의 검출기에 비해 여전히 성능이 뛰어나다.

완전무결을 기하기 위해서는, L₂정규값을 사용하면, 전이 검출기의 성능이 더욱 더 Δ_k의 양자화에 민감하게 된다는 것을 언급해야 할 것이다. 이에 따르면,양자화에 기인한 성능 손실을 0.1 dB 내로 제한하기 위해서는 전체 4 내지 5 비트가 필요할 것이다.

다음에, 본 발명에 따른 검출기를 실험적인 DVD-ROM 레코더로부터 얻어진 재생 파형에 적용하였다. 시스템에 스트레스를 주기 위해 선형 밀도는 표준 DVD-ROM 시스템에 대한 것보다 9.2% 높다. 재생신호는 디지탈화되고 디지탈 PLL에 의해 제어되는 보간을 통해 기록된 데이터에 재동기화된다. 이와 같은 재동기화된 신호에 대해 동작하는 다양한 검출기의 비트 오류율을 디스크에 대한 렌즈의 접선방향의 기울기의 함수로써 도 17에서 비교하였다.

도 17에 있어서, 곡선 1 내지 4는 각각 비트 단위 검출기에 대한 비트 오류율, 런길이-푸시백 검출기[9], M=4이고인 본 발명에 따른 검출기와, M=4를 갖는 개발 완료된 비터비 검출기를 나타낸다.

비트 단위의 검출기에 대해서는, 비트 오류율이 0.55도의 전체 기울기 범위에 걸쳐서 10^-4아래로 유지되었다. [9] 및 [5]에 기재된 것과 같은 런길이 푸시백 검출기(runlength pushback detector: RPD)는 이 범위를 0.8도로 증가시켰다. M=4 및를 갖는 전이 검출기는 M=4를 갖는 개발 완료된 비터비 검출기와 실제로 동등하게 1.1도로의 추가적인 향상을 제공하였다. 4를 초과하는 M의 증가는 기울기 범위에 무시할 수 있는 영향만을 미친다.

참조문헌

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5. W.M.J.Coene, G.van den Enden, and H.Spruit, 'Partial-Response and Full-Response Maximum-Likelihood Bit Detection in Phase Change Recording', Proc. ISOM 1998, October 20-22, Tsukuba, Japan.

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8. F.R.Magee,Jr., and J.G. Proakis, 'An Estimate of the Upper Bound on Error Probability for Maximum-Likelihood Sequence Estimation on Channels Having a Finite-Duration Impulse Response', IEEE Trans. Inform. Theory, Vol.IT-19, pp.699-702, Sept. 1973.

9. T.Nakagawa, H.Ino, and Y. Shimpuku, 'A Simple Detection Method for RLL Codes(Run Detector)', IEEE Trans. Magn., Vol.33, No.5, pp.3262-3264, Sept. 1997.

Claims

입력 정보신호로부터 비트 시퀀스()를 유도하며,

- 입력 정보신호를 수신하는 입력과,

- 비트 주파수와 관계를 갖는 소정의 샘플링 주파수에서, 샘플링 순간 t₁에 입력 정보신호를 샘플링하여, 상기 샘플링 순간 t_i에서의 입력 정보신호의 샘플값(z_k)을 얻는 샘플링수단(P1)과,

- (a) 상기 샘플링 순간에서의 1개 또는 그 이상의 복수의 상태 s_j(Sa, Sb, Sc)에 대한 샘플링 순간 t_i에서 최적의 경로 거리값 PM(s_j,t_i)를 산출하고, 상기 1개 또는 그 이상의 상태의 각각에 대해 바로 앞의 샘플링 순간 t_i-1에서의 가장 우수한 선행자 상태를 결정하되, 상기 샘플링 순간에서의 한개의 상태가 n개의 연속적인 비트의 시퀀스를 나타내고(50; P2-P12),

(b) 이전의 샘플링 순간에 대해 이전에 설정된 가장 우수한 선행자 상태를 통해 시간상으로 샘플링 순간 t_i-N을 향해 뒤로, 가장 낮은 최적의 경로 거리값을 갖는 상기 샘플링 순간 t_i에서의 상태로부터 가장 우수한 경로를 설정하여, 상기 샘플링 순간 t_i-N에서의 최적의 상태를 설정하며(70; P13),

(c) 상기 샘플링 순간 t_i-N에서 상기 설정된 최적의 상태에 대응하는 복수의 비트로구성된 시퀀스의 상기 n개의 비트 중에서 적어도 한개의 비트(x_k-MB-1)를 출력하고(P14),

(d) 후속하는 샘플링 순간 t_i+1에 대해 상기 단계 (a) 내지 (c)를 반복하는 산출수단을 구비한 부분 응답 최대 가능성(PRML) 비트 검출장치에 있어서,

동일한 상태에 n개의 연속적인 비트로 구성된 서로 상보적인 시퀀스가 할당되는 것을 특징으로 하는 검출장치.
제 1항에 있어서,

상기 장치는, 런길이 제한된 코드에 따라 입력 정보신호로부터 비트 시퀀스()를 유도하도록 구성되고, 이때 n은 상기 코드의 허용된 최소 런길이와 동일한 것을 특징으로 하는 검출장치.
제 2항에 있어서,

상기 경로 거리값은 차이 거리값인 것을 특징으로 하는 검출장치.
제 2항에 있어서,

경로 거리값의 산출은 M-탭의 부분 응답에 근거하고, 이때 M>n+1이며, 산출과정은 국부적인 시퀀스 궤환(60)을 포함하는 것을 특징으로 하는 검출장치.
제 2항에 있어서,

경로 거리값의 산출은 M-탭 부분 응답에 근거하고, 이때 M>n+1이며, 산출과정은 임계값 검출을 포함하는 것을 특징으로 하는 검출장치.
제 2항에 있어서,

경로 거리값의 산출은 M-탭 부분 응답에 근거하고, 이때 M>n+1이며, 산출과정은 런길이 푸시백 검출을 포함하는 것을 특징으로 하는 검출장치.
제 1항에 있어서,

상기 장치는, 2개의 심볼의 허용된 최소 런길이를 갖는 런길이 제한된 신호를 검출하도록 구성된 것을 특징으로 하는 검출장치.
제 1항에 있어서,

상기 장치는, 3개의 심볼의 허용된 최소 런길이를 갖는 런길이 제한된 신호를 검출하도록 구성된 것을 특징으로 하는 검출장치.