KR20010070062A - Semiconductor device and method of manufacturing such semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로, 특히, 다층 배선의 형성 기술에 관한 것이다.TECHNICAL FIELD This invention relates to the manufacturing method of a semiconductor device, and a semiconductor device. Specifically, It is related with the formation technique of a multilayer wiring.
종래의 반도체 장치의 제조 방법으로서, 다층화된 배선 및 이것의 사이를 전기적으로 접속하는 도전층(소위 콘택트 플러그 또는 플러그)의 형성 방법을, 도 11 내지 도 14를 참조하면서 설명한다. 도 11 내지 도 14의 각 도면은 이러한 제조 방법을 설명하기 위한 종단면도이다. 또, 여기서는, 도 14에 도시하는 반도체 장치 10P는 실리콘 기판 1P 상에 형성된 MOS 트랜지스터(도시하지 않음)를 가지고 있고, 당해 MOS 트랜지스터의 소스/드레인 영역을 이루는 확산층 2P와 당해 확산층 2P의 위쪽에 형성되는 배선층 내지는 배선 5P을 접속하는 경우를 설명한다. 이 때문에, 도 11 등의 실리콘 기판 1P에서는 상기 MOS 트랜지스터의 상세한 도시는 생략하고, 확산층 2P만을 도시하고 있다.As a manufacturing method of a conventional semiconductor device, a multilayered wiring and a method of forming a conductive layer (so-called contact plug or plug) for electrically connecting therebetween will be described with reference to FIGS. 11 to 14. 11-14 is a longitudinal cross-sectional view for demonstrating such a manufacturing method. Here, the semiconductor device 10P shown in FIG. 14 has a MOS transistor (not shown) formed on the silicon substrate 1P, and is formed above the diffusion layer 2P and the diffusion layer 2P which form a source / drain region of the MOS transistor. The case where the wiring layer or wiring 5P to be used is demonstrated is demonstrated. For this reason, in the silicon substrate 1P of FIG. 11 etc., the detailed illustration of the said MOS transistor is abbreviate | omitted and only the diffusion layer 2P is shown.
먼저, MOS 트랜지스터가 형성된 실리콘 기판 1P를 준비한다(도 11 참조). 실리콘 기판 1P의 주면 1SP 내의 소정 영역에 확산층 2P가 형성되어 있다.First, a silicon substrate 1P on which a MOS transistor is formed is prepared (see FIG. 11). The diffusion layer 2P is formed in a predetermined region in the main surface 1SP of the silicon substrate 1P.
다음에 실리콘 기판 1P의 주면 1SP의 전면(全面)에, 두께 H31P의 층간 절연층 31P를 형성한다. 계속하여, 층간 절연층 31P의 노출 표면 31SP로부터 상기 확산층 2P에 이르는 콘택트 홀 30P를 형성한다.Next, an interlayer insulating layer 31P having a thickness H31P is formed on the entire surface of the main surface 1SP of the silicon substrate 1P. Subsequently, a contact hole 30P from the exposed surface 31SP of the interlayer insulating layer 31P to the diffusion layer 2P is formed.
그리고, 도 12에 도시하는 바와 같이, 콘택트 홀 30P 내 및 층간 절연층 31P의 노출 표면 31SP의 전면(全面)에 도전성 재료를 퇴적하여 플러그 형성층 41AP를 형성한다.As shown in FIG. 12, the conductive material is deposited on the entire surface of the exposed surface 31SP of the contact hole 30P and the interlayer insulating layer 31P to form the plug forming layer 41AP.
그 후, 도 13에 도시하는 바와 같이, 층간 절연층 31P의 상기 표면 31SP 상의 플러그 형성층 41AP를 에칭 내지는 에치백(etched back)하여, 상기 표면 31SP를 노출시킨다. 이러한 에치백의 후에 콘택트 홀 30P 내에 잔존한 상기 도전성 재료가 플러그 41P(두께 내지는 높이 H41P)를 이룬다. 또, 상술한 에치백 시에 콘택트 홀 30P 내의 상기 도전성 재료의 일부도 에칭되므로, 플러그 41P의 정상부 41TP는 층간 절연층 31P의 표면 31SP보다도 낮게 된다. 환언하면, 플러그 41P는 층간 절연층 31P보다도 얇게 된다(두께 H41P〈두께 H31P).Thereafter, as shown in Fig. 13, the plug forming layer 41AP on the surface 31SP of the interlayer insulating layer 31P is etched or etched back to expose the surface 31SP. The conductive material remaining in the contact hole 30P after such etch back forms a plug 41P (thickness or height H41P). In addition, a part of the conductive material in the contact hole 30P is also etched at the time of the etch back described above, so that the top portion 41TP of the plug 41P is lower than the surface 31SP of the interlayer insulating layer 31P. In other words, the plug 41P is thinner than the interlayer insulating layer 31P (thickness H41P <thickness H31P).
다음에, 층간 절연층 31P 및 플러그 41P의 전체를 덮도록 배선 재료를 퇴적한다. 그 후, 도 14에 나타내듯이, 리소그래피 기술을 이용하여 당해 배선 재료를 소정 형상으로 패터닝함으로써, 플러그 41P에 접속된 배선층 5P을 형성한다.Next, a wiring material is deposited so as to cover the entire interlayer insulating layer 31P and the plug 41P. Then, as shown in FIG. 14, the wiring material 5P connected to the plug 41P is formed by patterning the said wiring material to a predetermined shape using a lithography technique.
종래의 제조 방법에서는, 상술한 바와 같이, 플러그 형성층 41AP를 에치백하여 플러그 41P를 형성하므로, 플러그 41P의 정상부 41TP가 층간 절연층 31P의 표면 31SP보다도 낮아져 버린다. 이 때문에, 도 14에 도시하는 바와 같이, 배선층 5P의 충분한 커버리지(coverage)를 얻어지지 않아, 플러그 41P까지 도달하는 개구 5KP가 배선층 5P에 형성되어 버리는 경우가 있다.In the conventional manufacturing method, as mentioned above, since the plug formation layer 41AP is etched back and the plug 41P is formed, the top part 41TP of the plug 41P will become lower than the surface 31SP of the interlayer insulation layer 31P. For this reason, as shown in FIG. 14, sufficient coverage of wiring layer 5P is not obtained, and opening 5KP which reaches up to plug 41P may be formed in wiring layer 5P.
이와 같은 개구 5KP가 형성되면, 상기 개구 5KP를 갖지 않는 경우와 비교하여, 플러그 41P와 배선층 5PH과의 접촉 부분 내지는 접촉 면적이 작게 된다. 이 때문에, 플러그 41P와 배선층 5P와의 사이에 단선이 생기기 쉽게 되고, 플러그 41P와 배선층 5P 사이의 경로의 저항이 증대하여 버린다.If such opening 5KP is formed, the contact part or contact area of plug 41P and wiring layer 5PH will become small compared with the case where it does not have said opening 5KP. For this reason, disconnection tends to occur between plug 41P and wiring layer 5P, and the resistance of the path | route between plug 41P and wiring layer 5P will increase.
또한, 상기 개구 5KP를 갖는 경우, 배선층 5P의 형성 후에 실시되는 각종의 습식 프로세스(wet process)에 있어서 상기 개구 5KP에 약액이나 용액을 주입한다. 예컨대, 배선층 5P의 패터닝 시에 마스크로서 이용한 레지스트의 제거액 등이 개구 5KP에 주입된다. 그와 같은 약액 등은 플러그 41P와 배선층 5P의 상기 접촉 부분에 단선을 일으키는 경우가 있다. 또, 상기 약액 등이 플러그 41P를 녹여, 플러그 41P의 고저항화를 초래하는 경우가 있다.In the case of having the opening 5KP, a chemical liquid or a solution is injected into the opening 5KP in various wet processes performed after the formation of the wiring layer 5P. For example, the removal liquid of the resist used as a mask at the time of patterning the wiring layer 5P is injected into the opening 5KP. Such a chemical liquid may cause a disconnection in the contact portion between the plug 41P and the wiring layer 5P. Moreover, the said chemical liquid etc. may melt | dissolve plug 41P, and may lead to high resistance of plug 41P.
그런데, 도 15의 종단면도에 나타내는 반도체 장치 11P와 같이, 콘택트 홀 30P의 직경이 비교적 작을 때, 후에 플러그를 이루는 상기 도전성 재료로써 콘택트 홀 30P 내가 완전하게는 충전되지 않는 경우가 있다. 즉, 콘택트 홀 30P의 중심부에 동공(洞空) 42KP를 갖는 플러그 42P가 형성된다. 이러한 경우에는 약액 등에 의한 상술한 단선이나 고저항화가 더욱 발생하기 쉽게 된다.By the way, like the semiconductor device 11P shown in the longitudinal cross-sectional view of FIG. 15, when the diameter of contact hole 30P is comparatively small, the contact hole 30P inside may not be completely filled with the said conductive material which forms a plug later. That is, the plug 42P having a pupil 42KP is formed in the center of the contact hole 30P. In such a case, the above-mentioned disconnection and high resistance by chemical liquids are more likely to occur.
본 발명은 이러한 문제점을 해소하기 위해 이루어진 것으로, 상기 배선층을 이루는 도전층의 커버리지가 개선되어, 단선 등의 불합리가 감소된 신뢰성이 높은 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object of the present invention is to provide a highly reliable semiconductor device having improved coverage of the conductive layer constituting the wiring layer, and reducing irrationality such as disconnection.
도 1은 실시예 1에 따른 반도체 장치의 종단면도,1 is a longitudinal sectional view of a semiconductor device according to Embodiment 1;
도 2는 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 종단면도,2 is a longitudinal sectional view for explaining a method for manufacturing a semiconductor device according to the first embodiment;
도 3은 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 종단면도,3 is a longitudinal sectional view for explaining a method for manufacturing a semiconductor device according to the first embodiment;
도 4는 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 종단면도,4 is a longitudinal cross-sectional view for illustrating a method for manufacturing a semiconductor device according to the first embodiment;
도 5는 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 종단면도,5 is a longitudinal cross-sectional view for illustrating a method for manufacturing a semiconductor device according to the first embodiment;
도 6은 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 종단면도,6 is a longitudinal cross-sectional view for illustrating a method for manufacturing a semiconductor device according to the first embodiment;
도 7은 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 종단면도,7 is a longitudinal cross-sectional view for illustrating a method for manufacturing a semiconductor device according to the first embodiment;
도 8은 실시예 1에 따른 제 2 반도체 장치의 종단면도,8 is a longitudinal sectional view of a second semiconductor device according to Embodiment 1;
도 9는 실시예 1에 따른제 3 반도체 장치의 종단면도,9 is a longitudinal sectional view of the third semiconductor device according to the first embodiment;
도 10은 실시예 1의 변형예 1에 따른 반도체 장치의 종단면도,10 is a longitudinal sectional view of a semiconductor device according to Modification Example 1 of Example 1;
도 11은 종래 기술에 따른 반도체 장치의 제조 방법을 설명하기 위한 종단면도,11 is a longitudinal sectional view for explaining a method for manufacturing a semiconductor device according to the prior art;
도 12는 종래 기술에 따른 반도체 장치의 제조 방법을 설명하기 위한 종단면도,12 is a longitudinal sectional view for explaining a method for manufacturing a semiconductor device according to the prior art;
도 13은 종래 기술에 따른 반도체 장치의 제조 방법을 설명하기 위한 종단면도,13 is a longitudinal sectional view for explaining a method for manufacturing a semiconductor device according to the prior art;
도 14는 종래 기술에 따른 반도체 장치의 종단면도,14 is a longitudinal sectional view of a semiconductor device according to the prior art;
도 15는 종래 기술에 따른 다른 반도체 장치의 종단면도.15 is a longitudinal sectional view of another semiconductor device according to the prior art;
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
1 : 기판 1S : 주면1: substrate 1S: main surface
2 : 확산층 5, 5A, 105 : 배선층(제 2 도전층)2: diffusion layer 5, 5A, 105: wiring layer (second conductive layer)
10 ~ 13 : 반도체 장치 30 : 콘택트 홀10 to 13: semiconductor device 30: contact hole
31, 31A, 32, 131 : 층간 절연층31, 31A, 32, 131: interlayer insulation layer
31S, 31AS, 32S, 131S : 표면Surface: 31S, 31AS, 32S, 131S
41, 42,141 : 플러그(제 1 도전층)41, 42, 141: plug (first conductive layer)
41A : 플러그 형성층 41T, 42T, 141T : 정상부41A: Plug formation layer 41T, 42T, 141T: Top part
H31, H31A, H32, H41, H42 : 두께H31, H31A, H32, H41, H42: Thickness
(1) 제 1 발명에 따른 반도체 장치의 제조 방법은, (a) 기판 상에 콘택트 홀을 가진 유전체층을 형성하는 공정과, (b) 상기 콘택트 홀 내에, 상기 기판에 접하는 제 1 도전층을 형성하는 공정과, (c) 습식 에칭에 의해, 상기 유전체층의 상기 기판과는 반대측의 표면으로부터 소정 두께의 부분을, 상기 제 1 도전층에 대하여 선택적으로 제거하는 공정을 구비하는 것을 특징으로 한다.(1) The method of manufacturing a semiconductor device according to the first invention includes (a) forming a dielectric layer having contact holes on a substrate, and (b) forming a first conductive layer in contact with the substrate in the contact holes. And (c) a step of selectively removing a portion having a predetermined thickness from the surface of the dielectric layer opposite to the substrate by wet etching, with respect to the first conductive layer.
(2) 제 2 발명에 따른 반도체 장치의 제조 방법은 제 1 발명에 기재한 반도체 장치의 제조 방법에 있어서, 상기 공정 (c)에 있어서, 상기 습식 에칭 후에 얻어지는, 상기 유전체층의 표면을 상기 제 1 도전층의 상기 기판과는 반대측의 정상부의 높이와 동일하게 설정하는 것을 특징으로 한다.(2) The method for manufacturing a semiconductor device according to the second invention is the method for manufacturing a semiconductor device according to the first invention, wherein the surface of the dielectric layer obtained after the wet etching in the step (c) is formed on the first surface. It is set as the height of the top part on the opposite side to the said board | substrate of a conductive layer, It is characterized by the above-mentioned.
(3) 제 3 발명에 따른 반도체 장치의 제조 방법은 제 1 발명에 기재한 반도체 장치의 제조 방법에 있어서, 상기 공정 (c)에 있어서, 상기 습식 에칭 후에 얻어지는 상기 유전체층의 표면에 대하여, 상기 제 1 도전층의 상기 기판과는 반대측의 정상부를 돌출시키는 것을 특징으로 한다.(3) The method for manufacturing a semiconductor device according to the third aspect of the invention is the method for manufacturing the semiconductor device according to the first aspect of the invention, wherein, in the step (c), the surface of the dielectric layer obtained after the wet etching may be formed. It is characterized by projecting the top part on the opposite side to the said board | substrate of 1 conductive layer.
(4) 제 4 발명에 따른 반도체 장치의 제조 방법은 제 1 내지 3 발명 중 어느 하나에 기재한 반도체 장치의 제조 방법에 있어서, (d) 상기 습식 에칭 후에 얻어진 상기 유전체층 상에, 상기 제 1 도전층에 접하는 제 2 도전층을 형성하는 공정을 더욱 구비한 것을 특징으로 한다.(4) The method for manufacturing a semiconductor device according to the fourth invention is the method for manufacturing a semiconductor device according to any one of the first to third inventions, wherein (d) the first conductive layer is formed on the dielectric layer obtained after the wet etching. A step of forming a second conductive layer in contact with the layer is further provided.
(5) 제 5 발명에 따른 반도체 장치는, 제 1 내지 4 발명 중 어느 하나에 기재한 반도체 장치의 제조 방법을 이용하여 제조된 것을 특징으로 한다.(5) The semiconductor device according to the fifth invention is manufactured using the method for manufacturing a semiconductor device according to any one of the first to fourth inventions.
(실시예 1)(Example 1)
도 1에 실시예 1에 따른 반도체 장치(10)의 모식적인 종단면도를 나타낸다. 또, 반도체 장치(10)는 MOS 트랜지스터 등의 소자(도시하지 않음)의 1개 또는 복수개를 가지고 있지만, 도 1 및 후술하는 각 도면에서는 상기 MOS 트랜지스터 등의 상세한 도시화는 생략하고, 이하의 설명에 필요한 구성 요소만을 도시하고 있다.1 is a schematic longitudinal cross-sectional view of the semiconductor device 10 according to the first embodiment. In addition, although the semiconductor device 10 has one or more elements (not shown), such as a MOS transistor, detailed illustration of the said MOS transistor etc. is abbreviate | omitted in FIG. Only necessary components are shown.
도 1에 도시하는 바와 같이, 반도체 장치(10)는 예컨대, 실리콘웨이퍼 등으로 이루어진 기판(1)을 구비한다. 기판(1)의 주면 1S 내의 소정 영역에, 예컨대 상기 MOS 트랜지스터의 확산층(2)이 형성되어 있다. 또한, 기판(1)의 주면 1S 상에, 두께 H31의 층간 절연층(유전체층)(31)이 형성되어 있다. 층간 절연층(31)으로서 각종의 유전체 재료가 적용 가능하고, 여기서는, 층간 절연층(31)이 실리콘 산화물(SiO2)로 이루어진 경우를 설명한다. 층간 절연층(31)에는 상기 층간 절연층(31)의 상기 기판(1)과는 반대측의 표면 31S로부터 상기 확산층(2)에 이르는 구멍 내지는 콘택트 홀(30)이 형성되어 있다.As shown in FIG. 1, the semiconductor device 10 includes a substrate 1 made of, for example, a silicon wafer or the like. A diffusion layer 2 of the MOS transistor is formed, for example, in a predetermined region in the main surface 1S of the substrate 1. In addition, an interlayer insulating layer (dielectric layer) 31 having a thickness of H31 is formed on the main surface 1S of the substrate 1. Various dielectric materials are applicable as the interlayer insulating layer 31, and the case where the interlayer insulating layer 31 is made of silicon oxide (SiO 2 ) will be described. In the interlayer insulating layer 31, holes or contact holes 30 extending from the surface 31S on the side opposite to the substrate 1 of the interlayer insulating layer 31 to the diffusion layer 2 are formed.
그리고, 콘택트 홀(30) 내에 예컨대, 텅스텐(W) 등의 도전성 재료로 이루어진 플러그(제 1 도전층)(41)가 확산층(2)에 접하고, 따라서 기판(1)에 접하여 배치되어 있다. 특히, 플러그(41)의 상기 기판(1)과는 반대측의 단부 내지는 정상부 41T는 층간 절연층(31)의 표면 31S와 같은 높이 레벨에 있다. 환언하면, 플러그(41)의 두께 내지 높이 H41은 층간 절연층(31)의 두께 H31과 대략 같다. 또, 도 1에서는 콘택트 홀(30) 내가 상기 도전성 재료로써 동공 등을 갖는 일 없이완전히 충전되어 있는 경우를 도시하고 있다.In the contact hole 30, a plug (first conductive layer) 41 made of a conductive material such as tungsten (W), for example, is disposed in contact with the diffusion layer 2 and thus in contact with the substrate 1. In particular, the end portion or the top portion 41T on the opposite side from the substrate 1 of the plug 41 is at the same level as the surface 31S of the interlayer insulating layer 31. In other words, the thickness to height H41 of the plug 41 is approximately equal to the thickness H31 of the interlayer insulating layer 31. In addition, in FIG. 1, the case where the contact hole 30 is fully filled without having a pupil etc. as said conductive material is shown.
또한, 층간 절연층(31)의 상기 표면 31S 상에, 플러그(41)에 접속된 배선층 내지는 배선(제 2 도전층)(5)이 형성되어 있다. 이러한 구조에 의해, 확산층(2)과 배선층(5)이 플러그(41)에 의해 전기적으로 접속된다.In addition, a wiring layer or a wiring (second conductive layer) 5 connected to the plug 41 is formed on the surface 31S of the interlayer insulating layer 31. With this structure, the diffusion layer 2 and the wiring layer 5 are electrically connected by the plug 41.
다음에, 반도체 장치(10)의 제조 방법을 도 2 내지 도 7의 종단면도를 참조하면서 설명한다.Next, the manufacturing method of the semiconductor device 10 is demonstrated, referring the longitudinal cross-sectional view of FIGS.
먼저, 도 2에 도시하는 바와 같이, 확산층(2)을 갖는 기판(1)을 준비한다. 그리고, 도 3에 도시하는 바와 같이, 기판(1)의 주면 1S 상에, 실리콘 산화물을 퇴적하여, 두께 H31A의 층간 절연층(유전체층) 31A을 형성한다. 특히, 층간 절연층 31A를 도 1의 층간 절연층(31)보다도 두껍게 형성한다(두께 H31A〉두께 H31). 그런 다음, 층간 절연층 31A의 상기 기판(1)과는 반대측의 표면 31AS에서 확산층(2)에 이르는 콘택트 홀(30)을 리소그래피 기술을 이용하여 형성한다.First, as shown in FIG. 2, the board | substrate 1 which has the diffusion layer 2 is prepared. As shown in FIG. 3, silicon oxide is deposited on the main surface 1S of the substrate 1 to form an interlayer insulating layer (dielectric layer) 31A having a thickness of H31A. In particular, the interlayer insulating layer 31A is formed thicker than the interlayer insulating layer 31 in FIG. 1 (thickness H31A> thickness H31). Then, a contact hole 30 from the surface 31AS on the side opposite to the substrate 1 of the interlayer insulating layer 31A to the diffusion layer 2 is formed using lithography technique.
다음에, 도 4에 도시하는 바와 같이, 층간 절연층 31A의 노출되어 있는 표면 31AS 및 콘택트 홀(30) 내에 상기 도전성 재료를 퇴적하고, 상기 도전성 재료로 이루어지는 플러그 형성층 41A를 형성한다. 이러한 도전성 재료의 퇴적은 예컨대 스퍼터법으로 행한다.Next, as shown in FIG. 4, the said electroconductive material is deposited in the exposed surface 31AS of the interlayer insulation layer 31A, and the contact hole 30, and the plug formation layer 41A which consists of the said electroconductive material is formed. The conductive material is deposited by, for example, a sputtering method.
그 후, 플러그 형성층 41A를 에치백(etched back)한다. 이것에 의해, 플러그 형성층 41A 내에서 층간 절연층 31A의 표면 31AS 상의 부분을 제거하여, 상기 표면 31AS을 노출시킨다. 도 5에 도시하는 바와 같이, 이러한 에치백 후, 콘택트 홀(30) 내에 플러그 형성층 41A의 일부가 잔존하고, 상기 잔존하는 플러그 형성층이 상술한 플러그(41)로 된다. 이 때, 플러그(41)의 정상부 41T는 층간 절연층 31A의 표면 31AS 보다도 낮다(두께 H41〈두께 H31A).Thereafter, the plug forming layer 41A is etched back. This removes the portion on the surface 31AS of the interlayer insulating layer 31A in the plug forming layer 41A to expose the surface 31AS. As shown in FIG. 5, after such etch back, a part of the plug forming layer 41A remains in the contact hole 30, and the remaining plug forming layer becomes the plug 41 described above. At this time, the top portion 41T of the plug 41 is lower than the surface 31AS of the interlayer insulating layer 31A (thickness H41 < thickness H31A).
특히, 본 제조 방법에서는 플러그(41)의 형성 후에, 층간 절연층 31A를 플러그(41)에 대하여 선택적으로 습식 에칭한다. 상세하게는, 불화 수소산(HF)을 포함하는 용액에 의해 층간 절연층 31A의 노출 표면 31AS로부터 소정의 두께 부분을 습식 에칭한다. 이러한 습식 에칭에 의해, 상기 층간 절연층 31A로부터, 도 6에 도시하는 두께 H31의 층간 절연층(31)을 형성한다. 이 때, 습식 에칭 후에 얻어지는 층간 절연층(31)의 표면 31S를 플러그(41)의 정상부 41T의 높이 레벨과 동일한 정도로 설정한다.In particular, in this manufacturing method, after the formation of the plug 41, the interlayer insulating layer 31A is selectively wet etched with respect to the plug 41. In detail, the predetermined thickness part is wet-etched from the exposed surface 31AS of the interlayer insulation layer 31A by the solution containing hydrofluoric acid (HF). By such wet etching, an interlayer insulating layer 31 having a thickness H31 shown in FIG. 6 is formed from the interlayer insulating layer 31A. At this time, the surface 31S of the interlayer insulating layer 31 obtained after the wet etching is set to the same level as the height level of the top portion 41T of the plug 41.
그리고, 도 7에 도시하는 바와 같이, 층간 절연층(31)의 표면 31S의 전면(全面) 및 플러그(41)의 정상부 41T를 덮도록, 예컨대 알루미늄(Al) 등의 배선 재료를 퇴적하여, 배선층(제 2 도전층) 5A를 형성한다. 그 후, 상기 배선층 5A를 패터닝하는 것에 의해, 도 1의 반도체 장치(10)를 얻을 수 있다.As shown in FIG. 7, wiring material, such as aluminum (Al), is deposited so as to cover the entire surface 31S of the surface 31S of the interlayer insulating layer 31 and the top portion 41T of the plug 41. (2nd electroconductive layer) 5A is formed. After that, by patterning the wiring layer 5A, the semiconductor device 10 of FIG. 1 can be obtained.
실시예 1에 따른 제조 방법에 의하면, 이하의 효과를 얻을 수 있다.According to the manufacturing method which concerns on Example 1, the following effects can be acquired.
먼저, 상술한 습식 에칭에 의해, 플러그(41)의 정상부 41T와 층간 절연층(31)의 표면 31S와의 상대적인 높이 레벨을 조정할 수 있다. 특히, 실시예 1에서는 층간 절연층(31)의 표면 31S를 플러그(41)의 정상부 41T와 동일한 정도의 높이 레벨로 형성하므로, 배선층 5A(도 7 참조)의 전면(全面)을 평탄성 양호하게 형성할 수 있다. 결국, 종래의 반도체 장치 10P(도 14 참조)와 비교하여, 플러그(41)에 대한 배선층(5)의 커버리지를 대폭 개선할 수 있다.First, by the above-described wet etching, the relative height level between the top portion 41T of the plug 41 and the surface 31S of the interlayer insulating layer 31 can be adjusted. Particularly, in Embodiment 1, the surface 31S of the interlayer insulating layer 31 is formed at the same height level as the top portion 41T of the plug 41, so that the entire surface of the wiring layer 5A (see FIG. 7) can be formed with good flatness. can do. As a result, the coverage of the wiring layer 5 with respect to the plug 41 can be significantly improved as compared with the conventional semiconductor device 10P (see FIG. 14).
이 때문에, 본 제조 방법에 의하면, 종래의 반도체 장치 10P의 배선층 5P가 갖는 개구 5KP의 발생을 대폭 억제할 수 있거나 또는 없앨 수 있다. 그 결과, 불충분한 커버리지에 기인하는, 플러그와 배선층 사이의 단선이나 플러그와 배선층간 경로의 고저항화를 대폭 감소시킬 수 있다. 즉, 배선층(5)과 플러그(41)를 전기적으로 확실하게 접속할 수 있다.For this reason, according to this manufacturing method, generation | occurrence | production of opening 5KP which the wiring layer 5P of the conventional semiconductor device 10P has can be suppressed significantly, or can be eliminated. As a result, it is possible to significantly reduce the disconnection between the plug and the wiring layer and the high resistance of the path between the plug and the wiring layer due to insufficient coverage. That is, the wiring layer 5 and the plug 41 can be electrically connected reliably.
더욱이, 배선층(5)은 상기 개구 5KP를 갖지 않으므로, 배선층 5A의 형성 후에 실시되는 각종의 습식 프로세스에 있어서 약액 등이 플러그(41)에 접하지 않는다. 따라서, 약액 등에 기인한 배선층(5)과 플러그(41)의 단선이나 용해에 의한 플러그의 고저항과를 방지할 수 있다.Further, since the wiring layer 5 does not have the opening 5KP, the chemical liquid or the like does not contact the plug 41 in various wet processes performed after the formation of the wiring layer 5A. Therefore, it is possible to prevent high resistance of the plug due to disconnection or melting of the wiring layer 5 and the plug 41 due to chemicals or the like.
더하여, 본 제조 방법에서는, 층간 절연층 31A를 습식 에칭하여 층간 절연층(31)을 형성한다. 이 때문에, 플러그 형성층 41A의 에치백 시에 발생하여 층간 절연층 31A이나 기판(1)에 부착된 에칭 잔류물 등의 이물질을, 이러한 습식 에칭에 의해 제거할 수 있다. 따라서, 청정화된 층간 절연층(31)의 표면 31S 상에 배선층 5A를 퇴적할 수 있으므로, 상기 이물질 등에 기인하는 문제, 예컨대 배선층 5A 및 배선층(5)의 단선의 발생을 현격히 감소시킬 수 있다.In addition, in the present production method, the interlayer insulating layer 31A is wet etched to form the interlayer insulating layer 31. For this reason, foreign matters, such as etching residues, which are generated upon etching back of the plug forming layer 41A and adhered to the interlayer insulating layer 31A and the substrate 1, can be removed by such wet etching. Therefore, since the wiring layer 5A can be deposited on the surface 31S of the cleaned interlayer insulating layer 31, problems caused by the foreign matter and the like, for example, the occurrence of disconnection of the wiring layer 5A and the wiring layer 5 can be significantly reduced.
이와 같이, 본 제조 방법에 의하면, 확산층(2)으로부터 배선층(5)까지가 전기적을 확실하게 접속된, 신뢰성이 높은 반도체 장치를 제조·제공할 수 있다.Thus, according to this manufacturing method, it is possible to manufacture and provide a highly reliable semiconductor device in which the electricity from the diffusion layer 2 to the wiring layer 5 is reliably connected.
그런데, 반도체 장치(10)의 콘택트 홀(30)의 직경이 비교적 작은 경우, 종래의 반도체 장치 11P(도 15 참조)와 마찬가지로 플러그(41)에도 동공이 형성된다. 즉, 도 8의 종단면도에 나타내는 제 2 반도체 장치(11)와 같이, 동공 42K를 갖는플러그(42)가 형성되어, 콘택트 홀(30) 내가 도전성 재료에 의해 완전하게 매립되지 않는 경우가 있다. 그렇지만, 상술한 제조 방법을 적용하여 반도체 장치(11)를 제조하는 것에 의해 배선층 5A 및 배선층(5)은 개구 5KP를 갖는 일 없이 평탄하게 형성 가능하다. 그 결과, 반도체 장치(11)에 있어서도 상술한 각 효과를 얻을 수 있다.By the way, when the diameter of the contact hole 30 of the semiconductor device 10 is relatively small, a pupil is formed also in the plug 41 similarly to the conventional semiconductor device 11P (refer FIG. 15). That is, like the second semiconductor device 11 shown in the longitudinal cross-sectional view of FIG. 8, the plug 42 having the pupil 42K may be formed, and the contact hole 30 may not be completely filled with the conductive material. However, by manufacturing the semiconductor device 11 by applying the above-described manufacturing method, the wiring layer 5A and the wiring layer 5 can be formed flat without having the opening 5KP. As a result, the above-described effects can be obtained also in the semiconductor device 11.
그리고, 상술한 제조 방법에서는 층간 절연층(31)의 표면 31S와 플러그(41)의 정상부 41T를 동일 정도의 높이 레벨로 설정하는 경우를 설명하였다. 이것에 대하여, 도 9의 종단면도에 나타내는 제 3 반도체 장치(12)와 같이, 상술한 층간 절연층(31)에 상당하는 층간 절연층(유전체층)(32)의 기판(1)과는 반대측의 표면 32S를 플러그(41)의 정상부 41T보다도 낮게 하여도 된다(층간 절연층의 두께 H32〈두께 H41). 즉, 플러그(41)의 정상부 41T가 층간 절연층(32)의 표면 32S에 대하여 돌출하도록, 층간 절연층 31A의 습식 에칭량을 설정하여도 관계없다. 이러한 경우에는, 플러그(41)과 배선층(5)의 접촉 부분 내지는 접촉 면적이 상술한 도 1의 반도체 장치(10)보다도 크므로, 플러그(41)와 배선층(5)의 접속을 보다 확실하게 할 수 있다.In the above-described manufacturing method, the case where the surface 31S of the interlayer insulating layer 31 and the top portion 41T of the plug 41 are set to the same height level has been described. On the other hand, like the third semiconductor device 12 shown in the longitudinal cross-sectional view of FIG. 9, on the side opposite to the substrate 1 of the interlayer insulating layer (dielectric layer) 32 corresponding to the above-described interlayer insulating layer 31. The surface 32S may be lower than the top portion 41T of the plug 41 (thickness H32 <thickness H41 of the interlayer insulating layer). That is, the wet etching amount of the interlayer insulating layer 31A may be set so that the top portion 41T of the plug 41 protrudes from the surface 32S of the interlayer insulating layer 32. In this case, since the contact portion or contact area of the plug 41 and the wiring layer 5 is larger than the semiconductor device 10 of FIG. 1 described above, the connection between the plug 41 and the wiring layer 5 can be more reliably established. Can be.
또한, 콘택트 홀(30)의 직경이 비교적 큰 경우에는 층간 절연층(31)의 표면 31S에 대하여 플러그(41)의 정상부 41T를 어느 정도 낮게 하여도 관계없다.In addition, when the diameter of the contact hole 30 is comparatively large, the top part 41T of the plug 41 may be made somewhat lower with respect to the surface 31S of the interlayer insulating layer 31.
결국, 본 제조 방법에서는, 배선층 5A 및 배선층(5)을 평탄하게 형성하는 것이 가능한 한 콘택트 홀(30)의 치수나 콘택트 홀(30) 내에서의 플러그의 충전의 정도 등에 근거하여 층간 절연층 31A의 습식 에칭량을 규정한다.As a result, in this manufacturing method, the interlayer insulating layer 31A is based on the size of the contact hole 30, the degree of filling of the plug in the contact hole 30, and the like as long as the wiring layer 5A and the wiring layer 5 can be formed flat. Wet amount of wet etching is prescribed.
또, 상술한 설명에서는 층간 절연층(31), (32)이 실리콘 산화물인 경우를 설명하였지만, 층간 절연층(31),(32)으로서 예컨대 실리콘 질화물(SiN)이나 실리콘 질화 산화물(SiON) 등의 다른 유전체 재료를 이용하여도 관계없다. 이 때, 실리콘 질화물인 경우에는 예컨대, 열인산(H3PO4)를 포함하는 용액을 이용하여 상술한 습식 에칭을 실시한다. 또한, 실리콘 질화물의 경우에는 예컨대, 불화 수소산을 포함하는 용액이나 열인산을 포함하는 용액을 이용하면(실리콘 산화물이나 실리콘 질화물의 경우보다도 에칭율은 낮지만) 상술한 습식 에칭을 실시 가능하다.In the above description, the case where the interlayer insulating layers 31 and 32 are silicon oxides has been described, but as the interlayer insulating layers 31 and 32, for example, silicon nitride (SiN), silicon nitride oxide (SiON), and the like. It is also possible to use other dielectric materials. At this time, in the case of silicon nitride, the above-described wet etching is performed using a solution containing, for example, thermal phosphoric acid (H 3 PO 4 ). In the case of silicon nitride, the above-described wet etching can be carried out by using, for example, a solution containing hydrofluoric acid or a solution containing thermal phosphoric acid (although the etching rate is lower than that of silicon oxide or silicon nitride).
또한, 예컨대, 플러그(41),(42)를 층간 절연층(31),(32)에 접하여 배치되는 질화 티탄(TiN)층과, 소정 질화 티탄층에 접하여 배치되는 텅스텐층으로 이루어지는 2층으로서 구성하여도 된다. 마찬가지로, 확산층(2), 플러그(41),(42), 배선층(5) 및 층간 절연층(31),(32)의 각 층을 다층화하여도 관계없다.For example, the plugs 41 and 42 are two layers including a titanium nitride (TiN) layer disposed in contact with the interlayer insulating layers 31 and 32 and a tungsten layer disposed in contact with the predetermined titanium nitride layer. You may comprise. Similarly, the layers of the diffusion layers 2, the plugs 41 and 42, the wiring layers 5, and the interlayer insulating layers 31 and 32 may be multilayered.
더하여, 기판(1)으로서 실리콘웨이퍼 이외의 기판을 이용하는 경우나, MOS 트랜지스터의 게이트 전극에 접속되는 플러그를 형성하는 경우에도, 상술한 제조 방법은 적용 가능하다.In addition, the above-described manufacturing method is applicable also when a substrate other than a silicon wafer is used as the substrate 1 or when a plug connected to a gate electrode of a MOS transistor is formed.
(실시예 1의 변형예 1)(Modification 1 of Example 1)
도 10에, 본 변형예 1에 따른 반도체 장치(13)의 모식적인 종단면도를 나타낸다. 반도체 장치(13)는 상술한 도 1의 반도체 장치(10)에 대하여 다층 배선화된 구조를 더욱 갖는다.10 is a schematic longitudinal cross-sectional view of the semiconductor device 13 according to the first modification. The semiconductor device 13 further has a multi-layered structure with respect to the semiconductor device 10 of FIG. 1 described above.
상세하게는 반도체 장치(10)의 층간 절연층(31)의 표면 31S 및 배선층(5)을 덮도록 층간 절연층(131)이 더욱 형성되어 있다. 층간 절연층(131)에는, 상기 층간 절연층(131)의 상기 기판(1)과는 반대측의 표면 131S로부터 배선층(5)에 이르는 콘택트 홀(130)이 형성되어 있다. 그리고, 콘택트 홀(130) 내에 플러그(제 1 도전층)(141)가 배선층(5)에 접하여 배치되어 있고, 층간 절연층(131)의 표면 131S 상에, 플러그(141)의 기판(1)과는 반대측의 정상부 141T에 접속된 배선층(제 2도전층)(105)이 형성되어 있다.Specifically, the interlayer insulating layer 131 is further formed to cover the surface 31S and the wiring layer 5 of the interlayer insulating layer 31 of the semiconductor device 10. In the interlayer insulating layer 131, a contact hole 130 extending from the surface 131S on the side opposite to the substrate 1 of the interlayer insulating layer 131 to the wiring layer 5 is formed. In the contact hole 130, a plug (first conductive layer) 141 is disposed in contact with the wiring layer 5, and the substrate 1 of the plug 141 is formed on the surface 131S of the interlayer insulating layer 131. The wiring layer (second conductive layer) 105 connected to the top part 141T on the opposite side to the other side is formed.
상술한 실시예 1에 따른 제조 방법은 층간 절연층(131), 플러그(141) 및 배선층(105)의 형성에 대하여도 적용 가능하고, 상술한 각 효과를 얻을 수 있다. 이 때, 층간 절연층(131) 등의 형성에 대하여는 반도체 장치(10)가 「기판」에 상당한다. 물론, 더욱이 다층 배선화된 반도체 장치에 대하여도, 실시예 1에 따른 제조 방법은 적용 가능하다.The manufacturing method according to the first embodiment described above is also applicable to the formation of the interlayer insulating layer 131, the plug 141, and the wiring layer 105, and the above-described effects can be obtained. At this time, the semiconductor device 10 corresponds to a "substrate" in the formation of the interlayer insulating layer 131 and the like. Of course, the manufacturing method according to the first embodiment is also applicable to the multilayered wiring semiconductor device.
(1) 제 1 발명에 의하면, 공정 (c)에서의 습식 에칭에 의해, 유전체층의 표면과 제 1 도전층의 기판과는 반대측의 정상부와의 상대적인 높이 레벨을 조정할 수 있다. 이 때문에, 공정 (c)의 실시예에 제 1 도전층의 상기 정상부가 유전체층의 표면보다도 오목한 경우, 환언하면, 유전체층의 표면이 제 1 도전층의 상기 정상부보다도 높은 경우에 있어서도, 유전체층 상에 제 1 도전층에 접하는 층, 예컨대 배선층을 양호한 커버리지로서 형성할 수 있다. 따라서, 상기 배선층과 제 1도전층의 단선이나 상기 배선층과 제 1 도전층 간의 고저항화를 억제할 수 있다. 즉, 상기 배선층과 제 1 도전층을 전기적으로 확실하게 접속할 수 있다.(1) According to the first aspect of the present invention, by the wet etching in the step (c), the relative height level between the surface of the dielectric layer and the top portion on the side opposite to the substrate of the first conductive layer can be adjusted. Therefore, in the case of the step (c), when the top part of the first conductive layer is concave than the surface of the dielectric layer, in other words, even when the surface of the dielectric layer is higher than the top part of the first conductive layer, A layer in contact with one conductive layer, for example, a wiring layer, can be formed as good coverage. Therefore, disconnection of the wiring layer and the first conductive layer or high resistance between the wiring layer and the first conductive layer can be suppressed. That is, the wiring layer and the first conductive layer can be electrically connected reliably.
더욱이, 공정 (c)에서는, 습식 에칭을 이용하므로, 유전층이나 기판에 부착하고 있는 이물질 등을 습식 에칭 시에 제거할 수 있다. 따라서, 상기 이물질 등에 기인한 문제의 발생, 예컨대 상기 배선층의 단선 발생을 현격하게 억제할 수 있다.Further, in the step (c), since wet etching is used, foreign matters and the like adhering to the dielectric layer and the substrate can be removed during the wet etching. Therefore, occurrence of a problem caused by the foreign matter or the like, for example, disconnection of the wiring layer can be significantly suppressed.
(2) 제 2 발명에 의하면, 공정 (c)에 있어서, 습식 에칭 후에 얻어지는, 유전체층의 표면을, 제 1 도전층의 정상부 높이 레벨과 같은 정도로 설정한다. 이 때문에, 상기 배선층의 양호한 커버리지를 확실하게 얻을 수 있다. 따라서, 배선층과 제 1 도전층간의 단선 및 고저항화를 대폭 감소시켜, 상기 배선층과 제 1 도전층의 전기적인 접속을 보다 확실하게 할 수 있다.(2) According to the second invention, in the step (c), the surface of the dielectric layer obtained after the wet etching is set to the same level as the top height level of the first conductive layer. For this reason, the favorable coverage of the said wiring layer can be obtained reliably. Therefore, the disconnection and high resistance between a wiring layer and a 1st conductive layer can be reduced significantly, and the electrical connection of the said wiring layer and a 1st conductive layer can be made more reliable.
(3) 제 3 발명에 의하면, 공정 (c)에 있어서, 습식 에칭 후에 얻어지는, 유전체층의 표면에 대하여, 제 1 도전층의 정상부를 돌출 시킨다. 이 때문에, 상기 배선층과 제 1 도전층의 전기적인 접속을 보다 확실하게 할 수 있다.(3) According to the third invention, in the step (c), the top of the first conductive layer is projected to the surface of the dielectric layer obtained after the wet etching. For this reason, the electrical connection of the said wiring layer and a 1st conductive layer can be made more reliable.
(4) 제 4 발명에 의하면, 제 1 도전층과 전기적으로 확실하게 접속된 제 2 도전층을 형성할 수 있다. 이것에 의해, 콘택트 홀을 거쳐 기판과 제 1 도전층 및 제 2 도전층이 전기적으로 확실하게 접속되어, 신뢰성이 높은 반도체 장치를 제조할 수 있다.(4) According to 4th invention, the 2nd conductive layer electrically connected reliably with a 1st conductive layer can be formed. Thereby, a board | substrate, a 1st conductive layer, and a 2nd conductive layer are electrically connected reliably through a contact hole, and can manufacture a highly reliable semiconductor device.
(5) 제 5 발명에 의하면, 상기 (1) 내지 (4) 중 어느 하나의 효과가 발휘되어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.(5) According to 5th invention, the effect of any one of said (1)-(4) is exhibited and can provide a highly reliable semiconductor device.
Claims (3)
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