KR20010067413A - 브랜치 메트릭 계산 처리에서 감소된 비트수를 갖는비터비 디코더 - Google Patents

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Abstract

브랜치 메트릭 계산 처리(branch metric calculation processing)에서 감소된 비트의 수를 갖는 비터비 디코더가 개시된다. 브랜치 메트릭 계산기에서, 워드 스플릿 회로는 메트릭 데이터(1 내지 3)를 각 래치 회로로부터 최소인 1 비트의 부호 및 k - 1 비트의 메트릭 각각으로 분할한다. EX-OR 게이트는 중첩 코드 발생기 및 카운터에 의해 발생된 중첩 코드로부터 생성된 각 상태에 대하여 분할된 부호(1 비트)가 코드워드(1 비트)와 일치하는지를 판정한다. 1 비트에 대한 각 시분할 스위치는 일치 또는 불일치의 출력을 스위칭 타이밍으로 선택한다. 가산기는 선택에 기초하여 부호가 분할된 메트릭에 일치할 경우의 출력을 부호가 불일치할 경우의 출력에 가산하여 브랜치 메트릭을 계산한다.

Description

브랜치 메트릭 계산 처리에서 감소된 비트수를 갖는 비터비 디코더{VITERBI DECODER WITH REDUCED NUMBER OF BITS IN BRANCH METRIC CALCULATION PROCESSING}
본 발명은 중첩 코드로부터 생선된 코드워드와 수신 데이터를 브랜치 메트릭 계산에 의하여 변환하는 판정 데이터의 부호를 비교하여 브랜치 메트릭을 구하는 비터비 디코딩에 있어서의 브랜치 메트릭 계산 방법 및 비터비 디코더에 관한 것이다.
종래에, TDMA 방식 또는 CDMA 방식의 디지털 셀룰러 이동 전화 시스템에서 이동국과 CDMA 방식의 디지털 위성 통신에서, 요구되는 채널 품질을 얻기 위하여 에러 정정 코드로 이송로에서 발생하는 에러가 정정된다. 에러 정정 코드의 처리에, 에러 비트는 정정을 위해 검출된다. 정정용 코드는 랜덤 에러 정정 방법에 기초하여 블럭 코드 또는 중첩 코드(convolutional code)와 블럭 코드 및 중첩 코드를 조합시킨 연결 코드(concatenated code)로 대별된다.
중첩 코드의 수신측에서 디코딩은 비터비 디코딩(Viterbi decoding)으로 알려져 있다("디지털 위성 통신," 가주노리 다무라와 다츠로 마사무라, 전기통신회 발행 참조). 비터비 디코딩은 송신로 특정 상태로부터 합류하는 2 개의 패스 중 수신된 계열에서 최소의 거리에 있는 패스를 선택함으로써 중첩 코드를 사용하는 최대 유사 디코딩(maximum likelyhood decoding)을 효율적으로 수행할 수 있는 알고리즘이다. 비터비 디코딩은 전송로에서 발생하는 에러를 정정하는 비교적 뛰어난 능력을 가지며, 연판정 디코딩(Soft-Decision Decoding)과 결합하여 높은 코딩 게인을 얻는다. 그러나, 비터비 디코딩은 처리 규모 및 회로 규모가 커서 이들을 줄이는 것이 과제가 되고 있다.
중첩 코드를 표현하는 트리 표현(tree representation)에서 대표 노드 디코더의 상태에 대응하는 브랜치가 생성된다. 특히, 트리 표현을 독립적인 코더의 상태의 변화를 나타내는 트렐리스(trellis) 표현으로, 그 입력 1 비트에 대하여 상태 0 또는 상태 1에 대응하는 2 개의 브랜치가 생성된다. 트렐리스로부터, 메트릭은 패스 또는 브랜치의 확실성을 제공하는 메트릭 계산이 행해진다. 브랜치 메트릭 계산 방법에서, 중첩 코드로부터 생성된 각 상태의 코드워드는 판정 데이터에서의 부호와 비교되고, 그들이 일치하는 경우에는 관련된 메트릭이 0이고, 그들이 일치하지 않는 경우에는 판정 데이터의 메트릭이 가산되어 브랜치 메트릭을 계산한다.
도 1은 종래의 브랜치 메트릭 계산을 수행하는 구성을 나타내는 회로도이다. 도 1에서, 코딩율은 1/3이고 상태 수는 256인 가정에서 설명된다.
메트릭 데이터(1,2 및 3)는 각각 래치 회로(26a, 26b 및 26c)에 공급된다. 래치 회로(26a 내지 26c)는 래치 펄스가 공급될 때까지 메트릭 데이터(1 내지 3)를 각각 유지한다. 래치 후에 래치 회로(26a 내지 26c)는 상태 N에 대하여 K 비트의 메트릭 데이터를 출력한다. 인버터(27a, 27b, 27c)는 N 상태에 대하여 K 비트의 메트릭 데이터를 출력 전에 상태 N + 128에 대하여 k 비트의 메트릭 데이터로 반전한다.
상태 N에 대한 K 비트의 메트릭 데이터와 상태 N + 128에 대한 k 비트의 메트릭 데이터가 시분할 스위치(28a, 28b, 28c)에 공급된다. 시분할 스위치(28a 내지 28c)는 타이밍 펄스에 따라 각각 상태 N 에 대한 메트릭 데이터 또는 상태 N + 128에 대한 메트릭 데이터를 전환하여 선택하고 출력한다.
상태 256의 전술된 수는 디지털 셀룰러 이동 전화 시스템 등에서 비터비 디코딩의 상태의 수에 대한 전형적인 값이다. 상태 N + 128에 대한 k 비트의 메트릭 데이터에서 수 "128"은 후술될 도 4에서 비터비 디코딩에서 상태 전이의 버터플라이 구조에 대한 상태 256의 1/2와 같다. 시분할 스위치(28a 내지 28c)에 의해 선택된 상태 N에 대한 메트릭 데이터 또는 상태 N + 128에 대한 메트릭 데이터는 워드 스플릿 회로(29a, 29b 및 29c)에 공급된다. 워드 스플릿 회로(29a 내지 29c)는 상태 N에 대한 메트릭 데이터 또는 상태 N + 128에 대한 메트릭 데이터를 출력 전에 각각 부호와 메트릭으로 분할한다. 워드 스플릿 회로(29a 내지 29c)의 각각에서 분리된 1 비트의 부호는 EX-OR(배타적인 OR) 게이트(33a 내지 33 c)의 각각에 공급된다. EX-OR 게이트(33a 내지 33c)는 또한 중첩 코드 발생기(35) 및 카운터(N= 0 내지 127)에서의 처리로부터 구한 각 상태에 대하여 코드워드(g0, g1 및 g2)를 받고, EX-OR 연산의 부호에 대한 판정을 행한다.
EX-OR 게이트(33a 내지 33c)로부터의 출력에 따라, 실렉터(30a, 30b 및 30c)는 워드 스플릿 회로(29a 내지 29c) 또는 0(z)로부터 메트릭을 선택한다. 선택된 출력은 가산기(32a 및 32b)에서 가산되어 브랜치 메트릭을 계산한다.
이러한 브랜치 메트릭 계산을 수행하는 비터비 디코딩은 블록 코딩(예를들어, BHC 코드 또는 골레이 코드(Golay code)) 및 중첩 코딩 등에서 임계 디코딩의 처리와 비교하여 처리 규모 및 회로 규모가 크며, 그 감소가 문제가 되고 있다. 따라서, 처리 규모 및 회로 규모의 감소에 대한 다양한 제안이 이루어져왔다.
일본 특허 공개 제 6-303153호의 "비터비 디코더"의 종래 기술에서, 하나의 제안으로, ACS(가산/비교/선택) 부에 공급되는 브랜치 메트릭 연산 수단으로부터의 출력은 비터비 디코더의 회로 규모를 감소시키는 시분할 방식에서 제어된다. 최대 유사 판정 수단에서 최대 유사 판정에 대하여, 패스 메트릭 레지스터로부터의 출력은 ACS 부에서 비교/선택 회로에서 시분할 방식으로 처리된다. 따라서, 최대 유사 판정 수단의 규모가 감소되어 비터비 디코더의 처리 규모 및 회로 규모가 감소된다.
일본 특허 공개 제 7-131494호의 "브랜치 메트릭 연산 회로"의 종래 기술에서, 브랜치 메트릭 연산 회로에서 감소된 비트수로부터 얻어지는 처리 규모 및 회로 규모의 감소를 위하여, 트텔리스 디코딩은 수신된 심볼과 서브셋의 대표 심볼 사이의 유클리드 거리의 제곱(square of the Euclid distance)을 사용하고, 유클리드 거리의 제곱은 이미 브랜치 메트릭으로 사용된다. 또한, 비트는 수신된 심볼의 진폭 한계를 부과함으로써 감소된다. 게다가, 비트는 유클리드 거리 계산 수단의 출력에서 종결되어 처리 규모 및 회로 규모를 감소시킨다.
일본 특허 공개 제 10-200419호의 "비터비 디코딩 방법 및 장치"의 종래 기술에서, 패스 메모리 최신 연산 및 출력 연산은 동시에 수행되고 각 세트의 유닛은 시프트된 위상으로 교대로 동작된다. 따라서, 패스 메모리의 규모가 감소되고, 비터비 디코더에서 처리 규모 및 회로 규모가 감소된다.
전술된 종래의 비터비 디코더는 처리 규모 및 회로 규모가 커서 규모의 감소를 극복해야하는 문제가 있다.
도 1에 나타낸 종래의 기술에서, 상태 N에 대하여 K 비트의 메트릭 데이터 또는 래칭 후 상태 N + 128에 대한 k 비트의 변환된 메트릭 데이터가 타이밍 펄스에 따라 k 비트에 대하여 시분할 스위치(28a 내지 28c)에 의해 선택된다. 그러므로, 멀티플랙서가 예를들어 시분할 스위치(28a 내지 28c)로 사용될 때, k 비트를 전환하는 구성이 완료되어 처리 규모 및 회로 규모가 증가된다.
이러한 이유로, TDMA 방식, TDMA/TDD 방식 또는 CDMA 방식의 셀룰러 이동 전화 시스템의 제어국 및 이동국 또는 디지털 위성 통신의 위성국 및 기지국에서 처리 규모 및 회로 규모를 감소시키는 것은 어렵다. 특히, 셀룰러폰에서 종래의 기술은 크기 감소 및 다기능화의 요구를 만족시키기 어려운 문제점이 있었다.
또한, 전술된 공보에서 종래의 기술은 비터비 디코딩에서 처리 규모 및 회로 규모를 감소시킬 수 있지만, 연산 방법의 단순화 관점에서 개선의 여지가 있다.
본 발명의 목적은 종래의 기술의 과제를 해결하기 위한 것으로, 브랜치 메트릭 계산 방법에 있어서 비트수를 감소시키고, 그 처리 규모 및 회로 규모를 감소시키며, 예를들면 TDMA, TDMA/TDD 방식 또는 CDMA 방식의 디지털 셀룰러 이동 전화 시스템에서 소자의 처리 규모 및 회로 규모를 줄일 수 있는 브랜치 메트릭 계산 방법 및 비터비 디코더를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 비터비 디코딩에 있어서 브랜치 메트릭 계산 방법은 중첩코드로부터 생성된 코드워드와, 수신 데이터를 브랜치 메트릭 계산을 위하여 변환된 결정 데이터의 부호를 비교하여 브랜치 메트릭을 구하는 비터비 디코딩에서 브랜치 메트릭을 계산한다. 우선, 판정 데이터는 부호 및 메트릭으로 분할되어 출력된다. 그리고, 상기 분할된 부호가 상기 코드워드와 일치하는지를 판정하기 위하여 체크된다. 다음, 일치 또는 불일치의 판정 결과에 기초하여 일치할 경우에는 "0"이 선택되고 일치하지 않을 경우에는 상기 메트릭이 선택된다. 부호가 일치되는 경우에 선택된 출력이 부호가 일치하지 않을 경우에 선택된 출력에 가산되어 브랜치 메트릭이 계산된다.
본 발명의 비터비 디코더는 중첩 코드로부터 생성된 코드 워드와, 수신 데이터를 브랜치 메트릭 계산을 위하여 변환된 결정 데이터의 부호를 비교하여 브랜치 메트릭을 구한다. 비터비 디코더는 메트릭 데이터 변환부, 코드 발생기, 브랜치 메트릭 계산부, 가산/비교/선택 연산부, 패스 메트릭 메모리, 트레이스 백 처리부를 포함한다.
메트릭 데이터 변환부는 수신 데이터 시퀀스를 변환하여 얻어진 복수의 메트릭 데이터를 연판정 심볼로 출력한다. 코드 발생기는 코드워드를 생성하여 출력한다.
브랜치 메트릭 계산부는 메트릭 데이터 변환부로부터 복수의 메트릭 데이터를 각각 부호와 메트릭으로 분할한다. 브랜치 메트릭 계산부는 일치 또는 불일치의 판정에 기초하여 일치하는 경우에는 "0"을 일치하지 않는 경우에는 메트릭을 선택하여 출력하고, 부호가 일치할 경우에 선택된 출력을 부호가 일치하지 않을 경우에 선택된 출력에 가산하여 브랜치 메트릭을 계산한다.
가산/비교/선택 연산부는 브랜치 메트릭 계산기에 의하여 계산된 브랜치 메트릭을 생존 패스의 패스 메트릭에 가산하고, 합류하는 2 개의 메트릭을 비교하고 선택하여 새로운 패스 메트릭과 생존 패스를 계산한다. 패스 메트릭 메모리는 새로운 패스 메트릭과 가산/비교/선택 연산부로부터의 생존 패스 메트릭을 저장하고 생존 패스 메트릭을 가산/비교/선택 연산부에 보낸다.
패스 정보 메모리는 가산/비교/선택 연산부로부터의 복수의 상태에 대하여 생존 패스를 유지한다. 트레이스 백 처리부는 패스 메트릭 메모리로부터 비트의 최종 절단에서 최소 패스 메트릭인 상태와 패스 정보 메모리로부터 복수의 상태에 대한 생존 패스를 디코드한다.
본 발명의 실시예에 따라 브랜치 메트릭 계산부는 복수의 분할 수단, 복수의 판정 수단, 복수의 시분할 선택 수단 및 가산 수단을 포함한다.
복수의 분할 수단은 복수의 입력 메트릭 데이터를 부호와 메트릭으로 각각분할하여 출력한다. 복수의 판정 수단은 복수의 분할 수단에 의해 분할된 각 부호가 코드워드 입력과 일치하는지를 판정한다. 복수의 시분할 선택 수단은 복수의 판정 수단에 의해 판정된 일치 또는 불일치의 결과를 반전하지 않거나 반전하여 얻어진 출력을 선택한다. 가산 수단은 부호가 분할된 메트릭에 일치할 경우에 선택된 출력과 부호가 복수의 시분할 선택 수단의 선택에서 불일치하는 경우에 선택된 복수의 분할 수단에 의한 출력을 가산하여 브랜치 메트릭을 계산한다.
본 발명의 다른 실시예에 따라, 복수의 분할 수단은 각각 워드 스플릿 회로이고, 각 워드 스플릿 회로는 복수의 입력 메트릭 데이터 각각을 부호와 메트릭으로 분할하여 출력한다.
본 발명의 다른 실시예에 따라, 복수의 판정 수단은 각각 배타적인 OR 게이트이고, 각각의 배타적인 OR 게이트는 복수의 분할 수단에 의해 분할된 각 부호가 배타적인 OR 게이트 각각에 입력된 각 코드워드 입력과 일치된다.
본 발명의 또 다른 실시예에 따라, 가산 수단은 복수의 시분할 선택 수단에서의 선택에 기초하여 부호가 일치할 경우의 출력을 부호가 일치하지 않을 경우의 출력에 가산하는 2 개의 가산기를 포함한다.
게다가, 본 발명의 다른 실시예에 따라, 복수의 판정 수단의 각각에 의해 판정된 일치 또는 불일치의 출력 결과의 반전이 인버터를 사용하여 수행된다.
본 발명의 다른 실시예에 따라, 비터비 디코더는 복수의 워드 스플릿 회로의 각각의 입력측에 입력 메트릭 데이터를 래치 펄스가 입력될 때까지 유지하는 복수의 래칭 회로를 더 포함한다.
본 발명의 다른 실시예에 따라, 각각의 워드 스플릿 회로는 각각의 복수의 입력 메트릭 데이터를 부호 판정에 대한 최상위 비트와 k - 1 비트의 메트릭으로 분할한다.
본 발명의 다른 실시예에 따라, 복수의 배타적인 OR 게이트 각각에 입력된 코드 및 코드워드가 각각 1 비트를 포함한다.
본 발명의 다른 실시예에 따라, 복수의 시분할 선택 각각은 멀티플랙서이다.
본 발명의 비터비 디코딩에서 이러한 브랜치 메트릭 계산 방법 및 비터비 디코더에서, 복수의 메트릭 데이터 각각은 브랜치 메트릭 계산에서 최소 1 비트의 부호와 k - 1 비트의 메트릭으로 분할된다. 이 분할된 부호(최소 1 비트)와 중첩 코드에서 생성된 각 상태의 코드워드(최소 1비트)와의 일치 또는 불일치를 판정하고, 이 일치 또는 불일치의 출력을 1 비트의 시분할 선택 수단, 예를들어 멀티플랙서에서 선택한다. 이 선택에서 부호가 일치하는 경우의 출력과 부호가 불일치하는 경우에 분할하여 출력된 메트릭을 가산하여 브랜치 메트릭을 계산한다.
예를들어, 도 1에 나타낸 중첩 브랜치 메트릭 계산은 처리 규모 및 회로 규모가 큰 상태 N + 128에 대하여 k 비트인 시분할 선택 수단(시분할 스위치)을 사용한다.
그러나, 본 발명의 브랜치 메트릭 계산 처리에서 복수의 시분할 선택 수단(멀티플랙서) 각각은 비터비 디코딩에서 버터플라이 구조의 대칭성으로부터 1 비트를 선택하도록 구성될 수 있다. 다시말해, 비트 수가 감소되고 처리가 단순화되어 처리 규모 및 회로 규모가 감소된다.
본 발명의 상기 및 다른 목적, 특징 및 이점은 본 발명의 예를 설명하는 첨부된 도면을 참조하는 다음 설명으로부터 자명하다.
도 1은 종래의 브랜치 메트릭 계산을 수행하는 구성을 나타내는 회로도.
도 2는 본 발명의 한 실시예에 따른 비터비 디코더의 구성을 나타내는 블록도.
도 3은 도 2의 브랜치 메트릭 계산 회로의 구성을 나타내는 불록도.
도 4는 도 2에 나타낸 비터비 디코더에서 상태 전이의 버터플라이 구조를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1a ∼ 1c 래칭 회로
2a ∼ 2c 워드 스플릿 회로
3a ∼ 3c 배타적 OR 게이트 회로
4a ∼ 4c 인버터
5a ∼ 5c 시분할 스위치
6a ∼ 6c 선택 회로
7a ∼ 7c 가산기
8 중첩 코드 발생기
9 카운터
10 메트릭 데이터 변환부
11 브랜치 메트릭 계산부
13 타이밍 제어부
14 ACS 연산부
15 패스 메트릭 메모리부
16 패스 정보 메모리부
17 트레이스백(체인 백) 처리부
도 2를 참조하여, 본 발명의 일 실시예에 따른 비터비 디코더는 각 상태(1 비트의 코드워드 g0, g1 및 g2, 이후 설명됨)에 대한 코드워드를 생성하는 중첩 코드 발생기(8) 및 128 값(0 내지 127)을 카운트하는 카운터(9)를 포함한다. 본 실시예에 따른 비터비 디코더는 수신 데이터 시퀀스를 연판정 심볼로 변환하는 메트릭 데이터 변환부(10) 및 각 상태에 대하여 브랜치 메트릭을 계산하는 브랜치 메트릭 계산부(11)를 더 포함한다. 또한, 본 실시예에 따른 비터비 디코더는 각 섹션의 타이밍을 제어하는 타이밍 제어부(13)를 포함한다.
게다가, 비터비 디코더는 패스 메트릭 메모리부(15)에서 판독된 생존 패스 메트릭과 브랜치 메트릭 계산부(11)에 계산된 브랜치 메트릭을 가산하고, 합류하는 2 개의 패스 메트릭의 비교 및 선택으로부터 새로운 패스 메트릭과 생존 패스를 가산하는 ACS 연산부(14)를 포함하고 있다. 이 ACS 연산부(14)는 패스를 계산하기 위하여 가산/비교/선택을 수행한다.
또한, 본 실시예에 따른 비터비 디코더는 새로운 패스 메트릭과 ACS 연산부(14)로부터의 생존 패스 메트릭을 저장하는 패스 메트릭 메모리(15)와 어느 시점에서 각 상태에 대하여 생존 패스를 유지하는 패스 정보 메모리(16)을 포함한다. 게다가, 비터비 디코더는 패스 정보 메모리(16)로부터 비트와 데이터의 최종 절단(생존 패스)에서 최소의 패스 메트릭인 상태를 디코딩하는 트레이스 백(체인백) 처리부를 포함한다.
다음, 도 2에서 브랜치 메트릭 계산부(11)의 구성은 도 3을 참조하여 설명된다.
코딩율은 1/3이고 상태 수는 256(일반적인 이동 통신의 비터비 디코딩에서의 상태수)인 가정에서 설명된다.
브랜치 메트릭 계산부(11)는 출력 전에 코딩율에 기초하여 각 코딩 블록에 대하여 수신된 메트릭 데이터(1, 2, 3)를 래치하는 래치 회로(1a, 1b 및 1c)를 포함한다. 또한, 브랜치 메트릭 계산부는 래치 회로(1a 내지 1c)로부터 출력(메트릭 데이터 1 내지 3)을 1 비트 및 k - 1 비트의 메트릭으로 각각 분할하는 분할 수단으로서 워드 스플릿 회로(2a, 2b 및 2c)를 포함한다.
또한, 브랜치 메트릭 계산부(11)는 워드 스플릿 회로(2a 내지 2c)에서의 각각의 1 비트의 부호와 카운터(9) 및 중첩 코드 발생기(8)의 처리에서 생성된 각 상태의 코드워드(1 비트/g0,g1 및 g2)와의 배타적인 OR 게이트를 처리하는 판정 수단으로서의 EX-OR 게이트(3a, 3b 및 3c)를 포함한다. 또한, 브랜치 메트릭 계산부(11)는 EX-OR 게이트(3a 내지 3c)로부터의 출력을 반전하는 인버터(4a, 4b 및 4c)를 포함한다.
게다가, 브랜치 메트릭 계산기(11)는 EX-OR 게이트(3a 내지 3c)로부터의 출력과 인버터(4a 내지 4c)를 통하여 출력을 수신하는 시분할 선택 수단으로서의 시분할 스위치(5a, 5b, 5c)를 포함한다.
브랜치 메트릭 계산부(11)는 시분할 스위치(5a 내지 5c)의 출력이 0(부호가일치함을 나타냄)인 경우에 0(z)을 출력하고, 1(부호가 불일치함을 나타냄)인 경우에 워드 스플릿 회로(2a 내지 2c)에서의 메트릭을 출력하는 선택 회로(6a, 6b 및 6c)를 포함한다. 또한, 브랜치 메트릭 계산부(11)는 선택 회로(6a 내지 6c)의 출력에서 브랜치 메트릭 계산을 행하는 가산 수단으로서의 가산기(7a 및 7b)를 포함한다. EX-OR 게이트(3a 내지 3c)에는 도 3에 나타낸 중첩 코드 발생기(8)에서 각 상태의 코드워드(1 비트/g0, g1, g2)가 입력된다. 또한, 중첩 코드 발생기(8)에는 카운터(9)에서 입력 클럭 신호(CLK)에 의해 상태 수(0 ∼ 127의 128 값 중 하나)가 카운트되어 입력된다.
다음, 본 실시예에 따른 비터비 디코더에서 브랜치 메트릭 계산부(11)의 동작에 대하여 설명된다.
우선, 동작의 개요(요점)이 설명된다.
도 3에 나타낸 바와 같이, 메트릭 데이터는 워드 스플릿 회로(2a 내지 2ㅊ)에서 부호와 메트릭으로 분할된다. 그리고, EX-OR 게이트(3a 내지 3c)가 1 비트의 부호에 대하여 판정된다.
그 결과, 비터비 디코딩에서 버터플라이 구조의 대칭성으로부터, 복수의 시분할 선택 수단(멀티플랙서) 각각은 1 비트를 선택하도록 구성될 수 있다. 특히, 1 비트의 인버터(4a 내지 4c)와 1 비트의 시분할 스위치(5a 내지 5c)를 사용하여 브랜치 메트릭 계산 처리를 행할 수 있고, 처리에서 비트 수가 감소된다.
따라서, 처리가 단순화되어 처리 규모 및 회로 규모가 감소된다. 이에 따라, 예를들어 TDMA, TDMA/TDD 방식 또는 CDMA 방식의 셀룰러 이동 전화 시스템에있어서 제어국과 이동국, 또는 디지털 위성 통신에 있어서 위성국 및 지상국에서의 처리 규모 및 회로 규모가 감소될 수 있다.
본 실시예에 따른 비터비 디코더의 동작이 이하에 자세히 설명된다.
도 2에 나타낸 비터비 디코더에서 수신된 데이터는 메트릭 데이터 변환부(10)에 공급된다. 메트릭 데이터 변환부(10)는 수신 데이터를 브랜치 메트릭 계산을 위하여 판정 데이터로 변환한다. 예를들어, 수신 데이터가 3 비트의 연판정 데이터이면, 4 비트의 데이터로 변환된다. 이 경우, 최상위 비트는 부호를 나타내고, 나머지 3 비트는 코드를 위한 메트릭을 나타낸다. 메트릭 데이터 변환부(10)로부터의 판정 데이터는 브랜치 메트릭 계산부(11)에 공급된다.
다음, 도 3에 나타낸 브랜치 메트릭 계산부(11)의 동작이 설명된다.
브랜치 메트릭 계산은 코트율이 1/3이고, 판정 데이터는 k 비트를 포함하고, 구속 길이(constraint length) k = 9(상태 수는 256)인 가정에서 설명된다.
브랜치 메트릭 계산기(11)는 메트릭 데이터 변환부(10)에서의 판정 데이터(메트릭 데이터)가 각 코딩 블럭에 대하여 수신된다. 브랜치 메트릭 계산부(11)에서, 도 3에 나타낸 래치 회로(1a 내지 1c)는 래치 펄스가 타이밍 제어부(13)으로부터 수신될 때까지 메트릭 데이터(1 내지 3)를 유지한다. 메트릭 데이터(1 내지 3)는 래치 회로(1a 내지 1c)로부터 워드 스플릿 회로(2a 내지 2c)에 래치 펄스의 입력에 의해 출력된다. 워드 스플릿 회로(2a 내지 2c)는 메트릭 데이터(1 내지 3)를 부호 결정에 대한 최상위 1 비트와 k -1 비트의 메트릭으로 각각 분할된다.
한편, 도 3에 나타낸 중첩 코드 발생기(8) 및 카운터(9)가 거기서 발생된 각상태의 1 비트의 코드워드(g0 내지 g2)를 각각 EX-OR 게이트(3a 내지 3c)에 출력한다. 또한, EX-OR 게이트 회로(3a 내지 3c)에는 워드 스플릿 회로(2a 내지 2c)에서의 각각의 최상위 1 비트의 부호가 입력되고, 그 1 비트의 부호와 중첩 코드 발생기(8)에 의해 생성된 각 상태의 1 비트의 코드워드(g0 내지 g2)를 EX-OR 처리한다. 이 EX-OR 처리에서, 카운터(9)의 카운트 수 N(0 ∼ 127의 128 값)에 있어서 부호가 일치하는 경우에는 0을 출력하고 부호가 일치하지 않는 경우에는 1이 출력된다.
EX-OR 게이트(3a 내지 3c)로부터의 출력(0 또는 1)이 시분할 스위칭(5a 내지 5c)에 입력된다. 이 시분할 스위치(5a 내지 5c)에 있어서 시분할 처리에는 타이밍 제어부(13)에서의 타이밍 펄스에 의해 EX-OR 게이트(3a 내지 3c)의 출력이 선택되어 출력되거나, 또는 인버터(4a 내지 4c)를 통하여 반전된 출력을 선택하여 출력한다.
인버터(4a 내지 4c)에 의해 반전된 출력은 N + 128 상태로부터 선택되어 브랜치 메트릭을 구한다. 스위칭을 위한 타이밍 펄스는 카운터(9)의 클럭 신호(CLK) 보다 4 배 높은 속도로 제공되어, 도 4에 나타낸 버터플라이 구조에서 4 개의 브랜치 메트릭(20, 21, 22 및 23)이 출력된다. 비터비 디코딩에서의 대칭성은 이후에 설명된다.
다음, 선택부(6a 내지 6c)는 1 비트의 시분할 스위치(5a 내지 5c)에 의해 선택된 출력이 0(부호가 일치함을 나타냄)인 경우 가산기(7a 및 7b)로 0을 출력하고, 선택된 출력이 1(부호가 일치하지 않음을 나타냄)인 경우 워드 스플릿 회로(2a 내지 2c)에 의해 가산기(7a 및 7b)로 분할된 k - 1 비트의 메트릭을 출력한다. 그리고, 가산기(7a 및 7b)에서 브랜치 메트릭이 계산된다.
이러한 방식에서, 본 실시예의 브랜치 메트릭 계산 회로(11)는 도 1의 종래의 브랜치 메트릭 계산 회로와 달리, 도 1 중의 인버터(27a 내지 27c)(상태 N + 128에 대한 k 비트의 메트릭 데이터 출력에 대하여) 및 k 비트에 대한 시분할 스위치(28a 내지 28c)를 사용하지 않는다. 따라서, 본 실시예에서 상태 N + 128에 대한 메트릭 데이터가 선택된 경우에, EX-OR 처리 후에 1 비트의 인버터(4a 내지 4c)와 1 비트의 시분할 스위치(5a 내지 5c)를 사용하여 브랜치 메트릭 계산 처리를 수행한다. 따라서, 비트의 수가 감소될 수 있다.
다음에, 비터비 디코더의 대칭성은 비터비 디코더에서 상태 전이의 버터플라이 구조를 설명하는 도 4를 참조하여 설명된다.
코드 길이 k = 9이고 상태 수는 256인 가정에서 설명된다. 도 4에서 N은 버터플라이 구조에서 블록의 단위를 나타내고 도 3에서 상태의 수를 제공하는 카운터(9)에서의 카운트에 대응한다. 이 버터플라이 구조는 2 개 상태로부터 2 개의 브랜치 메트릭, 즉 합계 4 개의 브랜치 메트릭을 구할 필요가 있다. 그러나, 브랜치 메트릭을 구하는 과정에서 시분할의 절단에 의해 1 개씩 계산될 필요는 없다.
도 4의 수학식에 나타낸 바와 같이, BmN, 0(패스 0이 상태 N에서 입력된 경우의 브랜치 메트릭(20)은 BmN + 128, 1(패스 1이 상태 N + 128에서 입력된 경우의 브랜치 메트릭(23))과 동일하다. 게다가, BmN, 1(패스 1이 상태 N에서 입력된 경우의 브랜치 메트릭(21))과 동일하다.
BmN, 0 및 BmN + 128, 0의 코드 워드가 반전된다. 따라서, 도 3에서 1 비트에 대한 시분할 스위치(5a 내지 5c)는 비반전 출력과 반전 출력(인버터(4a 내지 4c)에서의 출력) 사이에서 스위치될 수 있다. 그 결과, 브랜치 메트릭은 타이밍 펄스의 각 클럭에 대하여 계산된다.
다음 시점에서의 패스 메트릭에 대하여, 2 개 상태에 대한 패스 메트릭(Pm2N(T + 1), Pm2N + 1(T + 1))(24, 25)은 카운트 N에서 기록되는 것이 요구된다. 이 기록은 또한 시분할 방식으로 브랜치 메트릭을 스위치함으로써 순서대로 수행된다.
이상의 설명에서 자명하듯이, 본 실시예의 비터비 디코딩에서의 브랜치 메트릭 계산 방법 및 비터비 디코더에 따라, 복수의 메트릭 데이터 각각은 최소 1 비트의 부호와 k - 1 비트의 메트릭으로 분할되어 일치에 대한 판정이 수행된다. 1 개 비트의 일치 또는 불일치를 나타내는 출력은 1 비트의 시분할 선택 수단, 예를들어 멀티플랙서에 의해 선택된다.
그 결과, 비터비 디코딩에서 버터플라이 구조의 대칭성으로부터, 복수의 시분할 선택 수단(멀티플랙서) 각각은 1 비트를 선택하도록 구성되어 브랜치 메트릭 계산 처리에서 비트의 수를 줄인다.
본 발명의 바람직한 실시예는 특정한 정의를 사용하여 설명되었지만, 이러한 설명은 단지 예증적인 목적일 뿐이며, 다음 청구항의 정신 및 범위로부터 벗어나지 않고 수정 및 변경이 이루어질 수 있음이 이해될 것이다.

Claims (11)

  1. 중첩 코드로부터 생성된 코드 워드와 수신 데이터를 브랜치 메트릭(branch metric) 계산을 위하여 변환된 판정 데이터의 부호를 비교하여 브랜치 메트릭을 구하는 비터비 디코딩(Viterbi decoding)에서의 브랜치 메트릭을 계산하는 방법에 있어서,
    상기 판정 데이터를 부호와 메트릭으로 분할하여 출력하는 단계;
    상기 분할된 부호가 상기 코드워드와 일치하는지를 판정하는 단계;
    상기 분할된 부호와 상기 코드워드와의 일치 또는 불일치의 판정 결과에 기초하여 일치할 경우에 "0"을 선택하여 출력하고 일치하지 않을 경우에 상기 메트릭을 선택하여 출력하는 단계; 및
    부호가 일치할 경우에 선택된 출력을 부호가 일치하지 않을 경우에 선택된 출력에 가산하여 브랜치 메트릭을 계산하는 단계를 포함하는 브랜치 메트릭 계산 방법.
  2. 중첩 코드로부터 생성된 코드 워드와 수신 데이터를 브랜치 메트릭 계산을 위하여 변환된 판정 데이터의 부호를 비교하여 브랜치 메트릭을 구하는 비터비 디코더에 있어서,
    수신 데이터 시퀀스로부터 변환된 연판정 심볼(soft decision symbol)인 복수의 메트릭 데이터를 출력하는 메트릭 데이터 변환 수단;
    상기 코드워드를 발생하고 출력하는 코드 발생 수단;
    상기 메트릭 데이터 변환 수단으로부터 복수의 메트릭 데이터를 부호와 메트릭으로 각각 분할하여 출력하고, 분할된 부호가 상기 코드 발생 수단으로부터의 코드워드와 일치하는지를 판정하고, 상기 분할된 부호와 상기 코드워드와의 일치 불일치 판정 결과에 기초하여 일치할 경우에 "0"을 선택하여 출력하고 일치하지 않을 경우에 상기 메트릭을 선택하여 출력하고, 부호가 일치할 경우에 선택된 출력을 부호가 일치하지 않을 경우에 선택된 출력에 더하여 브랜치 메트릭을 계산하는 브랜치 메트릭 계산 수단;
    상기 브랜치 메트릭 계산 수단에 의해 계산된 브랜치 메트릭을 생존 패스 메트릭(survivor path metric)에 가산하고, 합류하는 2 개의 메트릭 패스를 비교하여 새로운 패스 메트릭 및 생존 패스를 구하는 가산/비교/선택 연산 수단;
    상기 가산/비교/선택 수단으로부터 새로운 패스 메트릭 및 생존 패스 메트릭을 저장하고 상기 가산/비교/선택 연산 수단을 생존 패스 메트릭에 송출하는 패스 메트릭 메모리 수단;
    상기 가산/비교/선택 연산 수단으로부터의 복수의 상태의 생존 패스를 유지하는 패스 정보 메모리 수단; 및
    상기 패스 메트릭 메모리 수단으로부터의 비트의 최종 절단 시점에서의 패스 메트릭이 최소인 상태와, 상기 패스 정보 메모리 수단으로부터의 복수의 상태의 생존 패스를 디코딩하는 트레이스 백 처리 수단(trace back processing means)을 포함하는 비터비 디코더.
  3. 제2항에 있어서, 상기 브랜치 메트릭 계산 수단은,
    복수의 입력 메트릭 데이터 각각을 부호 및 메트릭으로 분할하여 출력하는 복수의 분할 수단;
    상기 복수의 분할 수단 각각에 의해 분할된 각각의 부호가 코드워드 입력과 일치하는지를 판정하는 복수의 판정 수단;
    상기 복수의 판정 수단 각각에 의해 판정된 일치의 결과를 비반전한 출력 또는 불일치의 결과를 반전한 출력을 선택하는 복수의 시분할 선택 수단; 및
    부호가 분할된 메트릭에 일치할 경우의 상기 복수의 시분할 선택 수단으로부터의 출력과 부호가 일치하지 않을 경우에 선택된 상기 복수의 분할 수단에 의한 출력을 더하여 브랜치 메트릭을 구하는 가산 수단을 포함하는 비터비 디코더.
  4. 제3항에 있어서, 상기 복수의 분할 수단의 각각은 상기 복수의 입력 메트릭 데이터 각각을 부호와 메트릭으로 분할하여 출력하는 워드 스플릿 회로인 비터비 디코더.
  5. 제3항에 있어서, 상기 복수의 판정 수단 각각은 상기 복수의 분할 수단에 의해 분할된 각 부호가 배타적인 OR 게이트 각각에 입력된 각 코드워드 입력과 일치하는지를 판정하는 배타적인 OR 게이트인 비터비 디코더.
  6. 제3항에 있어서, 상기 가산 수단이 상기 복수의 시분할 선택 수단에서의 선택에 기초하여 부호가 일치하는 경우의 출력과 부호가 불일치하는 경우의 출력을 더하여 브랜치 메트릭을 구하는 2 개의 가산기를 포함하는 비터비 디코더.
  7. 제3항에 있어서, 상기 복수의 판정 수단 각각에 의해 판정된 상기 불일치의 출력 결과의 상기 반전이 인버터를 사용하여 수행되는 비터비 디코더.
  8. 제4항에 있어서, 상기 복수의 워드 스플릿 회로의 각각의 입력측에 입력 메트릭 데이터를 래치 펄스가 입력될 때까지 유지하는 복수의 래치 회로를 더 포함하는 비터비 디코더.
  9. 제4항에 있어서, 상기 워드 스플릿 회로 각각은 복수의 입력 메트릭 데이터 각각을 부호 판정용의 최상위 비트 및 k - 1 비트의 메트릭으로 분할하는 비터비 디코더.
  10. 제5항에 있어서, 상기 복수의 배타적 OR 게이트의 각각에 입력된 상기 부호 및 상기 코드워드 각각은 1 비트를 포함하는 비터비 디코더.
  11. 제3항에 있어서, 상기 복수의 시분할 선택 수단 각각은 멀티플랙서인 비터비 디코더.
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