KR20010063639A - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 본 발명의 반도체 소자의 금속배선 형성방법은, 하부패턴들이 형성된 반도체 기판 상에 금속배선용 비아홀과 라인 형태의 스페이싱 패턴을 갖는 층간절연막을 형성하는 단계; 상기 금속배선용 비아홀 및 스페이싱 패턴의 벽멱과 상기 층간절연막 상에 제1베리어막을 증착하는 단계; 상기 금속배선용 비아홀이 매립되도록, 상기 제1베리어막 상에 화학기상증착 방식으로 구리막을 증착하는 단계; 상기 구리막 상에 제2베리어막을 증착하는 단계; 상기 스페이싱 패턴이 매립되도록, 상기 제2베리어막 상에 물리적기상증착 방식으로 알루미늄막을 증착하는 단계; 및 상기 층간절연막을 연마정지층으로하여, 화학적기계연마 공정으로 상기 알루미늄막과 제2베리어막, 구리막 및 제1베리어막을 연마하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 상세하게는, 다마신 공정을 이용한 금속배선 공정에서 금속배선의 재질로서 화학기상증착 방식에 의한 구리막과 물리적기상증착 방식에 의한 알루미늄막을 이용하는 반도체 소자의 금속배선 형성방법에 관한 것이다.
주지된 바와 같이, 금속배선은 RIE(Reaction Ion Etching) 공정, 즉, 금속막 상에 마스크 패턴을 형성하고, 그런다음, 상기 RIE 공정으로 상기 금속막을 직접 식각하는 방법으로 형성되어져 왔다. 그런데, 상기 RIE 공정을 이용한 방법은 금속배선의 임계 치수(critical dimension)가 감소되고 있는 추세에서, 그 전기적 특성의 확보가 어려운 문제점이 있는 바, 새로운 방식의 금속배선 공정이 필요하게 되었다.
그 하나의 방법으로서, 다마신(Damascene) 공정이 제안되었고, 이러한 다마신 공정은 RIE 공정에 의한 금속배선 형성방법 보다 상대적으로 우수한 전기적 특성을 얻을 수 있기 때문에, 반도체 소자의 고집적화 추세에서, 그 이용이 확대되리라 예상된다.
상기 다마신 공정을 이용한 금속배선 형성방법을 간략하게 설명하면, 먼저, 소정의 하부패턴들이 형성된 반도체 기판 상에 제1층간절연막을 형성하고, 상기 제1층간절연막의 소정 부분을 식각·제거하여 금속배선용 비아홀을 형성한다. 그런다음, 상기 비아홀 내에 소정의 금속막을 매립시켜, 금속 플러그를 형성한다. 이어서, 상기 제1층간절연막 상에 제2층간절연막을 형성하고, 상기 제2층간절연막의 소정 부분을 식각하여 상기 금속 플러그를 노출시키는 라인 형태를 갖는 스페이싱 패턴(spacing pattern)을 형성하고, 그리고나서, 상기 스페이싱 패턴 내에 소정의 금속막을 매립시켜 상기 금속 플러그와 콘택되는 금속배선을 형성한다.
한편, 상기 다마신 공정을 이용한 금속배선 형성방법에 있어서, 그 신뢰성을 확보하기 위해서는 새로운 금속막의 증착 방식과 저유전상수의 유전막의 사용이 필요하다. 한 예로, 상기 금속막의 증착방식으로는 화학기상증착(Chemical Vapor Deposition : 이하, CVD) 방식을 이용한 알루미늄막 또는 구리막의 증착과, 전기도금(Electroplate) 방식을 이용한 구리막의 증착이 제안되고 있다.
그러나, 상기한 금속막의 증착 방식은 다음과 같은 문제점이 있다.
첫째, CVD 방식을 이용해서 알루미늄막을 증착하는 방법은, 동작 속도 측면에서 기존에 이용되어 왔던 알루미늄 와이어링(Wiring) 방식에 비해서 특별한 장점이 없고, 신뢰성 측면에서도 전자 이동(Electromigration) 및 스트레스 이동 (Stress Migration)의 개선이 이루어지지 않는다. 또한, 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정을 이용한 금속막의 연마시에는 상기 금속막의 표면에서 디싱(Dishing)이 발생되기 때문에, 이로 인한, 금속막의 손실이 크고, 아울러, 금속막의 부식(Erosion) 특성이 매우 취약하다는 문제점이 있다.
둘째, CVD 방식으로 구리막을 증착하는 방식은, 비아홀의 매립 특성이 우수하다는 장점은 있으나, 상기 구리막의 증착 비용이 많이 소요되는 문제점이 있다.
셋째, 전기도금 방식을 이용해서 구리막을 증착하는 방법은, CVD 방식에 비해 비용 측면에서는 유리하지만, Ta/TaN으로 이루어진 베리어막의 증착 공정과 PVD 방식에 의한 구리막의 증착 공정이 추가되어야 하기 때문에 공정 시간이 증가되는 문제점이 있고, 아울러, 상기 베리어막과 PVD 방식에 의한 구리막의 증착 공정을 0.2㎛ 이하의 반도체 제조 공정에 적용할 경우에는 금속배선용 비아홀의 입구 부분에서 오버행(Overhang) 현상이 발생되는 것에 기인하여, 구리막의 매립이 어렵게되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 금속배선의 재질로서 CVD 방식에 의한 구리막과 물리적기상증착(Physical Vapor Deposition : 이하, PVD) 방식에 의한 알루미늄막의 적층막을 사용함으로써, CVD 방식에 의한 구리막의 사용을 최소화하면서, 동시에, 디싱을 감소시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 반도체 기판 2 : 제1층간절연막
3 : 비아홀 4 : 제2층간절연막
5 : 스페이싱 패턴 6 : 제1베리어막
7 : 구리막 8 : 제2베리어막
9 : 알루미늄막 10 : 금속배선
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 금속배선 형성방법은, 하부패턴들이 형성된 반도체 기판 상에 금속배선용 비아홀과 라인 형태의 스페이싱 패턴을 갖는 층간절연막을 형성하는 단계; 상기 금속배선용 비아홀 및 스페이싱 패턴의 벽멱과 상기 층간절연막 상에 제1베리어막을 증착하는 단계; 상기 금속배선용 비아홀이 매립되도록, 상기 제1베리어막 상에 CVD 방식으로 구리막을 증착하는 단계; 상기 구리막 상에 제2베리어막을 증착하는 단계; 상기 스페이싱 패턴이 매립되도록, 상기 제2베리어막 상에 PVD 방식으로 알루미늄막을 증착하는 단계; 및 상기 층간절연막을 연마정지층으로하여, 화학적기계연마 공정으로 상기 알루미늄막과 제2베리어막, 구리막 및 제1베리어막을 연마하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 금속배선의 재질로서 CVD 방식에 의한 구리막과 물리적기상증착(Physical Vapor Deposition : 이하, PVD) 방식에 의한 알루미늄막의 적층막을 사용하기 때문에, 상기 CVD 방식에 의한 구리막의 사용을 최소화시키는 것에 기인하여 생산 비용을 감소시킬 수 있고, 아울러, CMP 공정시에는 금속막들간의 연마 선택비를 이용하기 때문에, 디싱의 발생을 감소시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 금속배선 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소정의 하부패턴들(도시안됨)이 형성된 반도체 기판(1) 상에 제1층간절연막(2)을 형성하고, 그런다음, 상기 제1층간절연막(2)의 소정 부분을 식각하여 비아홀(3)을 형성한다. 이어서, 상기 제1층간절연막(2) 상에 공지된 공정을 통해 상기 비아홀(3)을 노출시키는 라인 형태의 스페이싱 패턴(15)을 갖는 제2층간절연막(4)을 형성한다.
도 1b를 참조하면, 상기 비아홀(3) 및 스페이싱 패턴(5)의 벽면과 상기 제2층간절연막(4) 상에 Ti/TiN 또는 Ta/TaN 중에서 선택되는 하나의 금속막으로 이루어진 제1베리어막(6)을 증착한다. 여기서, Ti 또는 Ta막은 100∼500Å 두께로 증착하고, TiN 또는 TaN막은 100∼700Å 두께로 증착한다. 이어서, 상기 비아홀(3)이 매립되도록, 상기 제1베리어막(6) 상에 CVD 방식으로 구리막(7)을 증착한다. 이때, 상기 구리막(7)은 상기 제1베리어막(6)을 증착한 후에 인-시튜(In-Situ) 방식으로 증착하며, 그 증착 두께는 상기 비아홀(3)의 폭에 대해 65∼75%, 바람직하게는, 70% 정도의 두께로 증착한다. 예를들어, 비아홀(3)의 폭이 0.2㎛인 경우에는 0.14㎛ 정도의 두께로 증착한다.
도 1c를 참조하면, 상기 구리막(7) 상에 TiN 또는 TaN으로 이루어진 제2베리어막(8)을 50∼100Å 두께로 형성하고, 그런다음, 상기 제2베리어막(8) 상에 PVD 방식으로 5,000∼15,000Å 두께의 알루미늄막(9)을 증착한다. 여기서, 상기 알루미늄막(9)의 증착 두께는 스페이싱 패턴(5)의 높이를 고려하여 적절하게 조절한다.
도 1d를 참조하면, 상기 제2층간절연막(4)이 노출될 때까지, 구리막용 슬러리를 이용한 CMP 공정으로 상기 알루미늄막(9)과 제2베리어막(8), 구리막(7) 및 제1베리어막(6)을 연마하여 금속배선(10)을 형성하고, 그런다음, 포스트 세정(Post Cleaning) 공정을 수행한다.
여기서, 상기 CMP 공정은 산화막으로 이루어진 제2층간절연막(4)이 노출되는 시점으로부터 5∼10%의 과도 연마를 수행한 후에 종료한다. 이때, 상기 알루미늄막(9)과 구리막(7)은 그들간의 연마선택비를 갖으며, 예를들어, 상기 구리막(7)이 알루미늄막(9)에 비해 상대적으로 빠른 연마 속도를 갖기 때문에, 상기 알루미늄막(9)이 차지하게 되는 넓은 영역에서의 디싱은 최소화된다.
또한, 상기 금속배선(10)의 재질은 PVD 방식에 의한 알루미늄막(9)이 대부분을 차지하게 되므로, 종래와 비교해서, CVD 방식에 의한 구리막의 증착에 기인된 제조 비용의 증가를 방지할 수 있게 된다.
한편, 본 발명의 실시예에서는 반도체 기판과 콘택되는 금속배선의 형성에 대해서 도시하고 설명하였지만, 하부 금속배선과 콘택되는 상부 금속배선의 형성시에도 상기와 같은 방법을 적용하여 수행하는 것도 가능하다.
이상에서와 같이, 본 발명은 금속배선의 재질로서 비아홀의 매립 특성이 우수한 CVD 방식의 구리막과 증착비용이 낮은 PVD 방식의 알루미늄막으로 이루어진 적층막을 사용함으로써, 상기 구리막의 사용을 최소화하는 것에 기인하여 제조비용의 절감 효과를 얻을 수 있고, 아울러, 금속막들간의 연마선택비를 이용함으로써, 금속배선 표면에서의 디싱의 발생 정도를 최소화시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (10)
- 하부패턴들이 형성된 반도체 기판 상에 금속배선용 비아홀과 라인 형태의 스페이싱 패턴을 갖는 층간절연막을 형성하는 단계;상기 금속배선용 비아홀 및 스페이싱 패턴의 벽멱과 상기 층간절연막 상에 제1베리어막을 증착하는 단계;상기 금속배선용 비아홀이 매립되도록, 상기 제1베리어막 상에 화학기상증착 방식으로 구리막을 증착하는 단계;상기 구리막 상에 제2베리어막을 증착하는 단계;상기 스페이싱 패턴이 매립되도록, 상기 제2베리어막 상에 물리적기상증착 방식으로 알루미늄막을 증착하는 단계; 및상기 층간절연막을 연마정지층으로하여, 화학적기계연마 공정으로 상기 알루미늄막과 제2베리어막, 구리막 및 제1베리어막을 연마하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 제1베리어막은 Ti/TiN 또는 Ta/TaN 중에서 선택되는 하나인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 2 항에 있어서, 상기 Ti 또는 Ta막은 100∼500Å 두께로 증착하고, TiN 또는 TaN막은 100∼700Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 구리막은,상기 금속배선용 비아홀의 폭에 대해서 65∼75%의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 제2베리어막은, TiN 또는 TaN 중에서 선택되는 하나인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 5 항에 있어서, 상기 TiN 또는 TaN은 50∼100Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 알루미늄막은, 5,000∼15,000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 화학적기계연마 공정은, 구리용 슬러리(slurry)를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 화학적기계연마 공정은,상기 층간절연막이 노출되는 시점으로부터 5∼10%의 과도 연마를 수행한 후에 종료하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 연마 단계 후, 포스트 세정 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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1999
- 1999-12-23 KR KR1019990060819A patent/KR100321156B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR100321156B1 (ko) | 2002-03-18 |
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