KR20010063219A - 칩 스택 패키지 - Google Patents

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KR20010063219A
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이내정
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박종섭
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Abstract

본 발명은 칩 스택 패키지에 관한 것으로서, 본 발명은 복수개의 칩패드(52)(54)가 각각 형성되어 서로 마주보도록 설치된 상부 반도체칩(51) 및 하부 반도체칩(53)과, 상기 상부 반도체칩(51)의 하면에 장착되고 일단이 상기 상부 반도체칩(51)의 칩패드(52)에 각각 연결된 복수개의 전기배선(56)이 형성된 상부 절연매개체(55; 55a, 55b)와, 상기 하부 반도체칩(53)의 상면에 장착되고 일단이 상기 하부 반도체칩(53)의 칩패드(54)에 각각 연결된 복수개의 전기배선(58)이 형성된 하부 절연매개체(57; 57a, 57b)와, 상기 상부 절연매개체(55)와 하부 절연매개체(57) 사이에 각각 설치되어 서로 대응되게 위치되는 상기 상부 절연매개체(55)의 전기배선(56)과 상기 하부 절연매개체(57)의 전기배선(58)을 전기적으로 상호 연결시키는 동시에 외부단자의 역할을 수행하는 복수개의 리드프레임(59)을 포함하여 구성됨으로써 상기 리드프레임(59)의 적용을 통해 일반적인 티에스오피(TSOP)와 동일한 풋 프린트(Foot Print)를 갖게 되므로 칩의 스택을 통해 용량을 확대한 후에도 티에스오피를 실장하기 위한 기존의 인쇄회로기판에 그대로 실장할 수 있게 되어 일반적인 티에스오피와의 호환 사용이 가능한 동시에 패키지의 실제 적용시 그 적용 범위의 제약이 감소되도록 한 것이다.

Description

칩 스택 패키지{CHIP STACK PACKAGE}
본 발명은 칩 스택 패키지에 관한 것으로서, 특히 칩의 스택을 통해 용량을 확대한 후에도 일반적인 티에스오피(TSOP: Thin Small Outline J-Bend Package)와 동일한 풋 프린트(Foot Print)를 갖는 구조의 칩 스택 패키지에 관한 것이다.
최근에는 소비자가 요구하는 다양한 칩의 특성을 얻기 위하여 2개 이상의 칩을 적층하여 사용하는 칩 스택 패키지가 일반화되고 있는 추세이다. 이러한 칩 스택 패키지에는 동일한 종류의 칩을 적층하여 용량을 증가시키는 방식과 서로 다른 칩을 적층하여 고밀도, 고용량을 추구하는 방식이 있으며, 이중 같은 종류의 칩을 적층하는 방식이 더 보편화되어 있다.
도 1은 종래 기술에 따른 칩 스택 패키지의 구조가 도시된 정단면도로서, 이를 참조하면, 상기한 종래의 칩 스택 패키지는, 기판(1)의 상측에 설치되고 복수개의 제 1칩패드(5)가 형성된 제 1반도체칩(3)과, 상기 제 1반도체칩(3) 위에 설치되고 복수개의 제 2칩패드(11)가 형성된 제 2반도체칩(9)과, 상기 기판(1)에 형성된 내측 기판패드(2a)와 제 1칩패드(5) 및 제 2칩패드(11)를 각각 전기적으로 연결하는 골드 와이어(13)와, 상기 내측 기판패드(2a)와 연결되도록 형성된 기판(1)의 외측 기판패드(2b)에 부착되어 외부단자의 역할을 하는 복수개의 솔더볼(17)을 포함하여 구성된다.
여기서, 상기 제 1반도체칩(3) 및 제 2반도체칩(9)의 상측과 상기 골드 와이어(13)의 본딩 부위는 밀봉제(15)에 의해 밀봉되어 있으며, 상기 밀봉제(15)는 제 1반도체칩(3)과 제 2반도체칩(9)을 기판(1)에 결합시키는 동시에 골드 와이어(13)를 보호하는 역할을 한다.
또한, 상기 솔더볼(17) 및 외측 기판패드(2b)는 기판(1)의 외측면에 매트릭스 형태로 배열 형성되어 있다.
상기와 같이 구성된 종래의 칩 스택 패키지를 제조하기 위해서는, 먼저, 기판(1)의 상측에 제 1반도체칩(3)을 설치한 후 그 위에 다시 제 2반도체칩(9)을 설치한다.
이후, 상기 제 1반도체칩(3)의 제 1칩패드(5)와 내측 기판패드(2a), 그리고 상기 제 2반도체칩(9)의 제 2칩패드(11)와 내측 기판패드(2a)에 각각 와이어 본딩을 실시하여 골드 와이어(13)를 통해 상기 제 1칩패드(5)와 내측 기판패드(2a), 그리고 상기 제 2칩패드(11)와 내측 기판패드(2a)를 각각 전기적으로 연결한다.
이로써, 상기 제 1반도체칩(3)과 제 2반도체칩(9)은 상기 골드와이어(13) 및 내측 기판패드(2a)에 의해 전기적으로 상호 연결되어 칩의 용량이 2배로 확대된 것과 동일한 효과를 얻을 수 있게 된다.
상기와 같이 기판(1), 제 1반도체칩(3), 제 2반도체칩(9)이 전기적으로 상호 연결되면 상기 제 1반도체칩(3) 및 제 2반도체칩(9)의 상측과 상기 골드 와이어(13)의 본딩 부위를 밀봉제(15)로 밀봉하여 제 1반도체칩(3)과 제 2반도체칩(9)이 기판(1)에 결합되는 동시에 골드 와이어(13)가 보호되도록 한다.
이후, 상기 기판(1)의 외측 기판패드(2b)에 각각 솔더볼(17)을 부착하면 종래의 칩 스택 패키지가 완성된다.
그러나, 상기와 같은 종래의 칩 스택 패키지는 솔더볼(17)이 매트릭스 형태로 배열 형성된 비지에이(BGA: Ball Grid Array) 타입의 구조를 갖고 있기 때문에 일반적으로 널리 사용되고 있는 티에스오피와 동일한 풋 프린트를 가질 수 없게 되어 티에스오피를 실장하기 위한 인쇄회로기판에는 실장이 불가능하게 되고, 이로 인해 일반적인 티에스오피와의 호환 사용이 불가능한 동시에 패키지의 실제 적용시 그 적용범위에 제약이 많이 따르는 문제점이 있었다.
상기한 바와 같은 문제점을 감안하여 안출한 본 발명의 목적은, 칩의 스택을 통해 용량을 확대한 후에도 일반적인 티에스오피와 동일한 풋 프린트를 갖게 되어 티에스오피를 실장하기 위한 기존의 인쇄회로기판에 그대로 실장할 수 있게 되고, 이로써 일반적인 티에스오피와의 호환 사용이 가능한 동시에 패키지의 실제 적용시 그 적용 범위의 제약이 감소되도록 하는 칩 스택 패키지를 제공함에 있다.
도 1은 종래 기술에 따른 칩 스택 패키지의 구조가 도시된 정단면도,
도 2는 본 발명에 따른 칩 스택 패키지의 구조가 도시된 정단면도,
도 3은 본 발명에 따른 금속회로가 형성된 절연매개체가 칩에 장착된 상태가 도시된 평면도,
도 4는 본 발명에 따른 칩 스택 패키지를 제조하는 과정이 순서대로 도시된 정단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
51 : 상부 반도체칩 53 : 하부 반도체칩
55 : 상부 절연매개체 57 : 하부 절연매개체
56, 58 : 전기배선 59 : 리드프레임
61 : 밀봉제
상기한 바와 같은 본 발명의 목적을 달성하기 위하여, 복수개의 칩패드가 각각 형성되어 서로 마주보도록 설치된 상부 반도체칩 및 하부 반도체칩과, 상기 상부 반도체칩의 하면에 장착되고 일단이 상기 상부 반도체칩의 칩패드에 각각 연결된 복수개의 전기배선이 형성된 상부 절연매개체와, 상기 하부 반도체칩의 상면에 장착되고 일단이 상기 하부 반도체칩의 칩패드에 각각 연결된 복수개의 전기배선이 형성된 하부 절연매개체와, 상기 상부 절연매개체와 하부 절연매개체 사이에 각각 설치되어서로 대응되게 위치되는 상기 상부 절연매개체의 전기배선과 상기 하부 절연매개체의 전기배선을 전기적으로 상호 연결시키는 동시에 외부단자의 역할을 수행하는 복수개의 리드프레임을 포함한 것을 특징으로 하는 칩 스택 패키지가 제공된다.
이하, 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.
도 2는 본 발명에 따른 칩 스택 패키지의 구조가 도시된 정단면도이고, 도 3은 본 발명에 따른 금속회로가 형성된 절연매개체가 칩에 장착된 상태가 도시된 평면도이고, 도 4는 본 발명에 따른 칩 스택 패키지를 제조하는 과정이 순서대로 도시된 정단면도이다.
상기한 도 2 및 도 3을 참조하면, 본 발명에 따른 칩 스택 패키지는, 복수개의 칩패드(52)(54)가 각각 형성되어 서로 마주보도록 설치된 상부 반도체칩(51) 및 하부 반도체칩(53)과, 상기 상부 반도체칩(51)의 하면에 장착되고 일단이 상기 상부 반도체칩(51)의 칩패드(52)에 각각 연결된 복수개의 전기배선(56)이 형성된 상부 절연매개체(55; 55a, 55b)와, 상기 하부 반도체칩(53)의 상면에 장착되고 일단이 상기 하부 반도체칩(53)의 칩패드(54)에 각각 연결된 복수개의 전기배선(58)이 형성된 하부 절연매개체(57; 57a, 57b)와, 상기 상부 절연매개체(55)와 하부 절연매개체(57) 사이에 각각 설치되어 서로 대응되게 위치되는 상기 상부 절연매개체(55)의 전기배선(56)과 상기 하부 절연매개체(57)의 전기배선(58)을 전기적으로 상호 연결시키는 동시에 외부단자의 역할을 수행하는 복수개의 리드프레임(59)을 포함하여 구성된다.
여기서, 상기 상부 절연매개체(55) 및 하부 절연매개체(57)는 소정 온도 및압력 하에서 각각의 반도체칩(51)(53)에 접착되는 동시에 절연성을 갖는 폴리 이미드 테이프로 되어 있다.
또한, 상기 상부 절연매개체(55) 및 하부 절연매개체(57)는 각각 일면에 복수개의 전기배선(56)(58)이 형성된 판 형상으로 형성되어 있으며, 도 3에 도시된 바와 같이 상기 상부 반도체칩(51)과 하부 반도체칩(53)이 칩패드(52)(54)가 중심에 형성된 센터 패드 칩인 경우에는 각각의 반도체칩(51)(53) 중 칩패드(52)(54)가 형성된 중심 부분을 제외한 양측 부분에 하나씩 2개 장착되어 있다.
만약, 상기 상부 반도체칩(51)과 하부 반도체칩(53)이 칩패드가 양측 가장자리에 형성된 사이드 패드 칩이라면, 상기 상부 절연매개체(55)와 하부 절연매개체(57)는 각각의 반도체칩(51)(53) 중 칩패드가 형성된 양측 가장자리 부분을 제외한 중심 부분에 한 개만 장착될 수 있다.
또한, 상기 리드프레임(59)은 일반적으로 널리 사용되고 있는 티에스오피와 동일한 풋 프린트를 갖도록 티에스오피 타입으로 배열 형성되어 있으며, 이 외에도 제조상의 필요에 따라 여러 가지 형태로 배열 형성될 수 있다.
또한, 상기 상부 반도체칩(51)과 하부 반도체칩(53)의 주위는 상기 상부 절연매개체(55) 및 하부 절연매개체(57)의 전기배선(56)(58)과 상기 리드프레임(59)의 결합 부위가 보호되도록 밀봉제(61)로 밀봉되어 있다.
상기와 같이 구성된 본 발명에 따른 칩 스택 패키지를 제조하는 과정에 대해 도 4를 참조하여 설명하면 다음과 같다.
먼저, 상부 반도체칩(51)의 하면에 복수개의 전기배선(56)이 형성된 상부 절연매개체(55)를 접착한 후 상기한 각각의 전기배선(56)의 일단을 상기 상부 반도체칩(51)의 칩패드(52)에 각각 본딩시킨다.
이후, 상기와 동일한 방식으로 하부 반도체칩(53)의 상면에 하부 절연매개체(57)를 접착한 후 상기 하부 절연매개체(57)에 형성된 전기배선(58)의 일단을 상기 하부 반도체칩(53)의 칩패드(54)에 각각 본딩시킨다.
이때, 상기 상부 절연매개체(55)와 하부 절연매개체(57)는 약 400도의 온도에서 일정 압력을 가하면 각각의 반도체칩(51)(53)에 접착되게 된다.
이후, 상기 상부 절연매개체(55)와 하부절연매개체(57)의 전기배선(56)(58)들 중 서로 대응되게 위치되는 전기배선(56)(58)들끼리 리드프레임(59)에 의해 전기적으로 상호 연결되도록 상기 리드프레임(59)의 상측과 하측에 상기 상부 절연매개체(55)와 하부 절연매개체(57)를 설치한다.
즉, 상기 상부 절연매개체(55)와 하부 절연매개체(57)의 사이에 리드프레임(59)이 위치되어 상기 리드프레임(59)에 의해 상부 반도체칩(51)과 하부 반도체칩(53)이 전기적으로 연결되도록 리드프레임(59)의 상측과 하측에 상기 상부 반도체칩(51)과 하부 반도체칩(53)을 서로 마주보게 설치한다.
상기와 같이 상부 반도체칩(51)과 하부 반도체칩(53)이 리드프레임(59)을 매개로 하여 상호 전기적으로 연결되면 칩의 용량이 2배로 확대되는 것과 같은 효과를 볼 수 있으며, 이때의 리드프레임(59)은 통상적으로 많이 사용되는 티에스오피 타입으로 배열 형성되도록 한다.
마지막으로, 상기 상부 반도체칩(51)과 하부 반도체칩(53)의 주위를밀봉제(61)로 밀봉하여 상기 상부 절연매개체(55) 및 하부 절연매개체(57)의 전기배선(56)(58)과 상기 리드프레임(59)의 결합 부위가 상기 밀봉제(61)에 의해 보호되도록 하면 일반적인 티에스오피와 동일한 풋 프린트를 갖는 칩 스택 패키지가 완성된다.
이상에서 설명한 바와 같이 본 발명에 따른 칩 스택 패키지는, 리드프레임(59)의 적용을 통해 일반적인 티에스오피와 동일한 풋 프린트를 갖게 되므로 칩의 스택을 통해 용량을 확대한 후에도 티에스오피를 실장하기 위한 기존의 인쇄회로기판에 그대로 실장할 수 있게 되어 일반적인 티에스오피와의 호환 사용이 가능한 동시에 패키지의 실제 적용시 그 적용 범위의 제약이 감소되는 이점이 있다.

Claims (3)

  1. 복수개의 칩패드가 각각 형성되어 서로 마주보도록 설치된 상부 반도체칩 및 하부 반도체칩과, 상기 상부 반도체칩의 하면에 장착되고 일단이 상기 상부 반도체칩의 칩패드에 각각 연결된 복수개의 전기배선이 형성된 상부 절연매개체와, 상기 하부 반도체칩의 상면에 장착되고 일단이 상기 하부 반도체칩의 칩패드에 각각 연결된 복수개의 전기배선이 형성된 하부 절연매개체와, 상기 상부 절연매개체와 하부 절연매개체 사이에 각각 설치되어 서로 대응되게 위치되는 상기 상부 절연매개체의 전기배선과 상기 하부 절연매개체의 전기배선을 전기적으로 상호 연결시키는 동시에 외부단자의 역할을 수행하는 복수개의 리드프레임을 포함한 것을 특징으로 하는 칩 스택 패키지.
  2. 제 1항에 있어서, 상기 상부 절연매개체 및 하부 절연매개체는 소정 온도 및 압력 하에서 각각의 반도체칩에 접착되는 동시에 절연성을 갖는 폴리 이미드 테이프인 것을 특징으로 하는 칩 스택 패키지.
  3. 제 1항에 있어서, 상기 리드프레임은 티에스오피와 동일한 풋 프린트를 갖도록 티에스오피 타입으로 배열 형성된 것을 특징으로 하는 칩 스택 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100871371B1 (ko) * 2002-09-11 2008-12-02 주식회사 하이닉스반도체 센터 패드 칩의 스택 패키지 및 그 제조방법

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