KR20010061365A - 강유전체막과 상부전극 간의 계면 특성을 향상시킬 수있는 강유전체 캐패시터 및 그 형성 방법 - Google Patents

강유전체막과 상부전극 간의 계면 특성을 향상시킬 수있는 강유전체 캐패시터 및 그 형성 방법 Download PDF

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Abstract

본 발명은 강유전체막과 상부전극 간의 계면 특성을 향상시킬 수 있는 강유전체 캐패시터 및 그 형성 방법에 관한 것으로, FRAM 소자의 강유전체 캐패시터를 이루는 SrxBi2+yTa2O9또는 SrxBi2+y(TaiNbj)2O9강유전체막과 상부전극 계면에 결함이 없는 양질의 TEOS SiO2또는 SiON 계열의 산화막을 형성하여 강유전체 캐패시터의 누설전류를 감소시키는데 특징이 있다. 즉, 본 발명은 강유전체 캐패시터의 유전막인 SBT막 등이 후속 열공정시 표면구조가 거칠어져 누설전류 특성이 열화되는 것을 개선시키기 위해 강유전체막과 상부전극 계면에 결함이 없는 산화막을 형성시켜 쇼트키 장벽 높이를 제어하여 누설전류 특성을 향상시키는 것이다.

Description

강유전체막과 상부전극 간의 계면 특성을 향상시킬 수 있는 강유전체 캐패시터 및 그 형성 방법{FERROELECTRIC CAPACITOR CAPABLE OF IMPROVING INTERFACE CHARACTERISTICS BETWEEN TOP ELECTRODE AND FERROELECTRIC LAYER AND METHOD FOR FORMING THE SAME}
본 발명은 강유전체 메모리 소자 제조 분야에 관한 것으로, 특히 강유전체막과 상부전극 간의 계면 특성을 향상시킬 수 있는 강유전체 캐패시터 및 그 형성 방법에 관한 것이다.
반도체 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다.
강유전체 메모리 소자(Ferroelectric Random Access Memory, 이하 FRAM이라 함)는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM(Dynamic Random Access Memory)에 필적하여 차세대 메모리 소자로 각광받고 있다.
SrxBi2+yTa2O9와 같은 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 즉, 강유전체 박막을 비휘발성 메모리 소자로 사용하는 경우 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하게 되는 원리를 이용하는 것이다.
FRAM 소자의 축전물질로는 SrxBi2+yTa2O9(이하 SBT라 함), SrxBi2+y(TaiNbj)2O9(이하 SBTN이라 함), Pb(ZrxTi1-x)O3박막이 주로 사용된다. 상기와 같은 강유전체막의 우수한 강유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다.
특히 SBT 또는 SBTN 강유전체막은 주로 MOD(metal organic decomposition) 스핀-온(spin-on) 방식으로 형성되는데, 이와 같이 형성된 강유전체막은 그 표면이 거칠다. 따라서, SBT 또는 SBTN 강유전체막과 금속전극의 접합이 이루어졌을 때, 강유전체막과 캐패시터 상부전극 계면(interface)에 존재하는 결함(defect)은 캐패시터의 쇼트키 장벽 높이(Shottky barrier height)를 낮추어 인가된 전압에 의한 누설전류를 증가시킨다.
상기와 같은 문제점을 해결하기 위한 본 발명은 강유전체막과 캐패시터 상부전극 계면 특성을 향상시켜 누설전류 증가를 억제할 수 있는 FRAM 소자의 강유전체 캐패시터 및 그 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1e는 본 발명의 실시예에 따른 FRAM 소자 제조 공정 단면도,
도2는 본 발명에 따라 형성된 강유전체 캐패시터의 AES 분석 결과를 보이는 그래프.
*도면의 주요부분에 대한 도면 부호의 설명*
15: 제1 금속막 16: 강유전체막
17: 산화막 18: 제2 금속막
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 하부전극, 강유전체막 및 상부전극으로 이루어지는 강유전체 캐패시터에 있어서, 상기 강유전체막 상에 형성되어 상기 강유전체막과 상기 상부전극의 쇼트키 장벽 높이 감소를 방지하는 산화막을 포함하는 강유전체 캐패시터를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 하부전극을 이룰 제1 금속막을 형성하는 제1 단계; 상기 제1 금속막 상에 강유전체막을 형성하는 제2 단계; 상기 강유전체막과 그 상부에 형성되는 상부전극의 쇼트키 장벽 높이감소를 방지하기 위하여, 상기 강유전체막 상에 산화막을 형성하는 제3 단계; 상기 산화막 상에 상부전극을 이룰 제2 금속막을 형성하는 제4 단계; 및 상기 제2 금속막, 상기 산화막, 상기 강유전체막 및 상기 제1 금속막을 패터닝하여 강유전체 캐패시터 패턴을 형성하는 제5 단계를 포함하는 방법을 제공한다.
본 발명은 FRAM 소자의 강유전체 캐패시터의 SrxBi2+yTa2O9(SBT) 또는 SrxBi2+y(TaiNbj)2O9(SBTN) 강유전체막과 상부전극 계면에 결함이 없는 양질의 TEOS SiO2또는 SiON 계열의 산화막을 형성하여 강유전체 캐패시터의 누설전류를 감소시키는데 특징이 있다. 즉, 본 발명은 강유전체 캐패시터의 유전막인 SBT막 등이 후속 열공정시 표면구조가 거칠어져 누설전류 특성이 열화되는 것을 개선시키기 위해 강유전체막과 상부전극 계면에 결함이 없는 산화막을 형성시켜 쇼트키 장벽 높이(Shottky barrier height)를 제어하여 누설전류 특성을 향상시키는 것이다.
이하, 첨부된 도면 도1a 내지 도1e를 참조하여 본 발명의 실시예에 따른 FRAM 소자 제조 방법을 설명한다.
먼저 도1a에 도시한 바와 같이, 소자분리막(11) 및 트랜지스터(도시하지 않음) 형성이 완료된 반도체 기판(10) 상에 제1 층간절연막(inter level dielectric)(13)을 형성하고, CMP(chemical mechanical polishing) 공정으로 제1 층간절연막(13)을 평탄화시킨다. 이어서, 제1 층간절연막(13) 상에 하부전극 접착층인 Ti막을 증착하고, 후속 강유전체막 열처리(anneal) 공정에서 Ti의 확산을 억제하기 위하여 상기 Ti막을 산화시켜 TiOx막(14)을 형성한다. 미설명 도면부호 '12'는 트랜지스터의 접합영역을 나타낸다.
다음으로 도1b에 도시한 바와 같이, TiOx막(14) 상에 캐패시터의 하부전극을 이룰 제1 금속막(15), 강유전체막(16)을 차례로 형성한다. 본 발명의 실시예에서 제1 금속막(15)은 Pt막으로 형성하고, 강유전체막(16)은 SBT 또는 SBTN으로 형성한다.
SBT 또는 SBTN 강유전체막(16)은 액체 소스(liquid source)를 사용하여 형성하며, Sr, Bi, Ta, Nb 등을 출발금속분말을 용해시킬 때 혼합용액으로 옥탄(octane)을 사용하고, 옥탄으로 형성된 액체 소스에 함유된 Sr, Bi, Ta, Nb 금속 물질의 안정제로 엔-부틸 아세테이트(n-butyl acetate)를 사용한다. 그리고, SBT 또는 SBTN 액체 소스의 Bi 조성은 2.05 내지 2.5, Sr은 0.7 내지 1.0이 되도록 하고, SBTN에서 Nb의 도핑 농도는 20 % 내지 30 % 원자농도(atomic concentration)가 되도록 한다. 이러한 소스를 이용하여 스핀-온, PVD(physical vapor deposition), 스퍼터(sputter), MOCVD(metal organic chemical vapor deposition), PE-MOCVD(plasma enhanced metal organic chemical vapor deposition), LSMCD(liquid source mist chemical vapor deposition) 등과 같은 다양한 증착방식으로 강유전체막(16)을 형성한다. 강유전체막(16) 형성 공정에서 핵생성을 위해 승온 속도(ramp-up speed)가 80 ℃/sec 내지 300 ℃/sec.인 조건에서 O2와 N2의 혼합가스, O2또는 N2O의 가스 분위기에서 RTA(rapid thermal anneal)를 실시한다. 그리고 700 ℃ 내지 850 ℃ 온도, O2와 N2의 혼합가스, O2또는 N2O의 가스 분위기에서 후속 퍼니스 열처리(furnace anneal)를 실시하여 결정립 성장이 일어나도록 한다. 한편, PVD 스퍼터 방식에서 강유전체막을 형성할 때 박막의 조성을 유지하기 위해 상온에서 증착하고 RTA와 후속 열처리 방식으로 결정립 성장을 실시한다. 그리고 PE-MOCVD 방법으로 SBT 또는 SBTN 강유전체막(16)을 형성할 때 증착압력은 5 mTorr 내지 50 Torr, 증착온도는 400 ℃ 내지 700 ℃가 되도록 한다.
이어서 도1c에 도시한 바와 같이, 강유전체막(16) 상에 저압(low pressure) 증착방식으로 50 Å 내지 100 Å 두께의 TEOS SiO2산화막(17)을 형성한다. 이때, TEOS SiO2산화막(17)은 액체 상태의 TEOS[Si(OC2H5)4] 소스 및 O2, H2O, N2O, H2O2등의 반응가스를 이용하여 CVD(chemical vapor deposition) 방식으로 650 ℃ ±50 ℃ 온도, 50 mTorr 내지 200 mTorr 압력에서 형성한다. 한편, TEOS SiO2산화막(17)은 PVD, PE-CVD(plasma enhanced chemical vapor deposition), ECR-CVD(electron cyclotron resonance chemical vapor deposition) 등의 증착방식을 이용하여 형성할 수도 있다. 그리고, TEOS SiO2산화막(17)을 대신하여 SiON막을 형성할 수도 있다.
다음으로 도1d에 도시한 바와 같이, TEOS SiO2산화막(17) 상에 상부전극을 이룰 제2 금속막(18)을 형성하고, 강유전체 패턴 형성을 위하여 제2 금속막(18),TEOS SiO2산화막(17), 강유전체막(16), 제1 금속막(15) 및 TiOx막(14)을 선택적으로 식각한다. 이어서, 강유전체 캐패시터 형성이 완료된 반도체 기판(10) 상부에 캐패시터 보호막(19) 및 제2 층간절연막(20)을 차례로 형성하고, 제2 층간절연막(20) 및 캐패시터 보호막(19)을 선택적으로 식각하여 강유전체 캐패시터의 상부전극을 이루는 제2 금속막(18) 노출시키는 제1 콘택홀(C1)을 형성하고, 제2 층간절연막(20), 확산방지막(19) 및 제1 층간절연막(13)을 선택적으로 식각하여 상기 트랜지스터의 접합영역(12)을 제2 콘택홀(C2)을 형성한다.
이어서 도1e에 도시한 바와 같이 Ti 또는 TiN으로 이루어지는 확산방지막(21) 및 제3 금속막(22)을 차례로 형성하고 패터닝하여 트랜지스터와 강유전체 캐패시터를 연결하는 금속배선을 형성한다. 본 발명의 실시예에서 상기 제3 금속막(22)은 Al막으로 형성한다.
상부전극을 이루는 Pt막과 SBT 또는 SBTN의 쇼트키 장벽 높이는 이론적으로 약 1.9 이지만 실험적으로 0.9 eV를 나타낸다. 이것은 계면에 존재하는 많은 결함에 의한다. 반면, SiO2의 장벽높이는 약 4.4 eV로 양호한 장벽특성을 가져 안정한 누설전류 특성 및 높은 파괴전압을 가진다. 또한, TEOS SiO2가 캐패시터 계면에서 충분히 안정하여 캐패시터 내부로의 Si 확산과 같은 상호확산이 전혀없이 샤프(sharp)한 계면 특성을 가진다. 이와 같은 결과는 첨부한 도2의 AES(Auger Electron Spectroscopy)에서도 확인된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 강유전체막과 상부전극 사이의 누설전류 증가를 효과적으로 억제하여 FRAM 소자의 특성을 보다 안정화시킬 수 있다.

Claims (7)

  1. 반도체 기판 상에 형성된 하부전극, 강유전체막 및 상부전극으로 이루어지는 강유전체 캐패시터에 있어서,
    상기 강유전체막 상에 형성되어, 상기 강유전체막과 상기 상부전극의 쇼트키 장벽 높이 감소를 방지하는 산화막
    을 포함하는 강유전체 캐패시터.
  2. 제 1 항에 있어서,
    상기 산화막은 TEOS SiO2또는 SiON으로 이루어는 것을 특징으로 하는 강유전체 캐패시터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 강유전체막은 SBT 또는 SBTN으로 이루어지고,
    상기 하부전극 및 상기 하부전극 각각은 Pt막으로 이루어지는 것을 특징으로 하는 강유전체 캐패시터.
  4. 강유전체 캐패시터 형성 방법에 있어서,
    반도체 기판 상에 하부전극을 이룰 제1 금속막을 형성하는 제1 단계;
    상기 제1 금속막 상에 강유전체막을 형성하는 제2 단계;
    상기 강유전체막과 그 상부에 형성되는 상부전극의 쇼트키 장벽 높이 감소를 방지하기 위하여, 상기 강유전체막 상에 산화막을 형성하는 제3 단계;
    상기 산화막 상에 상부전극을 이룰 제2 금속막을 형성하는 제4 단계; 및
    상기 제2 금속막, 상기 산화막, 상기 강유전체막 및 상기 제1 금속막을 패터닝하여 강유전체 캐패시터 패턴을 형성하는 제5 단계
    를 포함하는 강유전체 캐패시터 형성 방법.
  5. 제 4 항에 있어서,
    상기 제3 단계에서,
    상기 산화막으로서 TEOS SiO2막 또는 SiON막을 형성하는 것을 특징으로 하는 강유전체 캐패시터 형성 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 강유전체막은 SBT 또는 SBTN으로 형성하고,
    상기 제1 금속막 및 상기 제2 금속막 각각을 Pt막으로 형성하는 것을 특징으로 하는 강유전체 캐패시터 형성 방법.
  7. 제 6 항에 있어서,
    상기 제3 단계는,
    액체 상태의 TEOS[Si(OC2H5)4] 소스 및 O2, H2O, N2O 또는 H2O2반응가스를 이용하여 650 ℃ ±50 ℃ 온도, 50 mTorr 내지 200 mTorr 압력에서 상기 산화막을 형성하는 것을 특징으로 하는 강유전체 캐패시터 형성 방법.
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