KR20010061055A

KR20010061055A - 의사 윤곽 현상을 보상하기 위한 동영상 이미지 속도 검출장치

Info

Publication number: KR20010061055A
Application number: KR1019990063536A
Authority: KR
Inventors: 이형필; 유삼수
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-12-28
Filing date: 1999-12-28
Publication date: 2001-07-07

Abstract

본 발명은 동영상 이미지 속도 검출 장치 및 시간적으로 많은 변화가 있는 동영상 이미지에 대한 이미지 이동 속도의 정확한 검출이 가능한 동영상 이미지 속도 검출 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 디지털 디스플레이 장치에서 움직이는 동영상 이미지의 속도를 검출하기 위한 동영상 이미지 속도 검출 장치에 있어서, 임의의 제1 프레임에 대한 다수 비트의 R(Red)/G(Green)/B(Blue) 신호를 저장하기 위한 제1 프레임 메모리; 상기 제1 프레임 바로 다음의 제2 프레임에 대한 다수 비트의 R/G/B 신호를 1비트에서 n비트까지 차례로 각각 쉬프트한 신호를 저장하기 위한 다수의 제2 프레임 메모리; 상기 제1 프레임 메모리에 저장된 다수 비트의 R/G/B 신호와 상기 다수의 제2 프레임 메모리 각각에 저장된 다수 비트의 R/G/B 신호를 각각 입력받아 비트별로 배타적 부정논리합을 수행하기 위한 다수의 배타적 부정논리합 회로부; 상기 다수의 배타적 부정논리합 회로부로부터 출력되는 신호에 응답하여 "1"의 개수를 카운팅하기 위한 다수의 카운팅 수단; 상기 다수의 카운팅 수단으로부터 출력되는 카운팅 결과 신호 중 최고값을 선택하여 출력하기 위한 최고값 디코딩 수단; 및 상기 최고값 디코딩 수단으로부터 출력되는 최고값을 절반으로 나누어 나눈 결과를 상기 동영상 이미지의 속도로 출력하기 위한 디바이딩 수단을 포함한다.

Description

의사 윤곽 현상을 보상하기 위한 동영상 이미지 속도 검출 장치{DEVICE FOR DETECTING IMAGE SPEED OF MOVING PICTURE FOR COMPENSATING FALSE CONTOUR}

본 발명은 디지털 디스플레이 장치에 관한 것으로, 특히 플라즈마 디스플레이 패널(Plasma Display Panel, 이하 PDP라 칭함)에서 종종 발생하는 의사 윤곽(false contour)을 보상하기 위해 필요한 동영상 이미지 속도 검출 장치에 관한 것이다.

일반적으로, PDP의 화면 표시 구동 방법은 인간의 시각 특성, 즉 중첩성을 이용하여 각각의 계조(grayscale)를 담당하는 서브필드(subfield)를 온/오프하여 사용한다.

먼저, 도 1을 참조하여 서브필드 구동 방식에 대하여 설명한다.

도 1은 PDP의 일반적인 서브필드 구동 방식을 나타낸 설명도로서, 다계조 구현을 위하여 1 프레임(frame) 화면을 다수개의 서브필드 화면으로 나누어 표시한다. 상기 각 서브필드 화면은 리셋기간과 어드레스기간과 유지방전기간으로 구성되는 데, 그 중 리셋기간과 어드레스기간은 서브필드마다 모두 동일하게 할당되어 있으나, 유지방전기간은 어드레스 기간에 표시되는 디지털 화상 데이터의 비트 가중치에 따라 서로 다르게 할당되어 있어 눈의 적분효과를 이용한 각 서브필드의 조합으로 화상의 다계조 구현을 가능하게 한다.

도면에서는 다계조표시의 일례로서 256 계조 표시를 할 경우의 구동 방법을 나타내고 있다. 상기 도 1에서 1프레임은 8개의 서브필드(SF1, SF2, SF3, SF4, SF5, SF6, SF7, SF8)로 구분되어 있다. 이들 서브필드(SF1 내지 SF8)에서는 리셋기간과 어드레스 기간은 기본적으로 모두 같은 길이이지만, 유지 방전 기간의 길이는 각각 1(2⁰):2(2¹):4(2²):8(2³):16(2⁴):32(2⁵):64(2⁶):128(2⁷)의 비율로 되어 있다. 따라서, 1프레임 내에서 점등시키는 서브필드를 적절히 선택함으로써 0으로부터 255까지의 256단계의 휘도가 다른 계조를 실현할 수 있다.

상기와 같이 눈의 중첩성에 의존하는 서브필드 구동 방식에서 화면 상의 물체가 이동하는 경우 이동물체의 전반부, 후반부의 중첩된 양이 원하는 데이터 보다 많게, 혹은 적게 되어 원치않는 윤곽이 발생하게 된다. 이와 같은 현상을 통상적으로 의사 윤곽이라 하며, 특히 256계조를 갖는 경우 각 데이터 중에서 데이터가 상호 비트 크로스(bit cross)되는 경계를 갖는 경우에 두드러지게 발생한다.

따라서, 보다 나은 화질을 위하여 이러한 의사 윤곽 현상을 보상해 주기 위한 작업이 필요하며, 종래에 여러 가지 방법들이 제안되어 왔다.

이러한 종래의 의사 윤곽을 보상하기 위한 방법 중 동영상 이미지 속도에 응답하여 이퀄라이징 펄스(equalizing pulse, 이하 EQ 펄스라 참)를 생성하고, 이 EQ 펄스를 의사 윤곽이 발생하는 위치에 삽입하여 의사 윤곽 현상을 보상하는 방법이 제안되었다. 이때, 이러한 방법으로 의사 윤곽 현상을 보상하기 위해서는 먼저 동영상 이미지에 대한 속도를 검출하여야 하며, 일반적으로 동영상 이미지 속도는 단위 프레임 시간(통상적으로 16.67ms) 당 움직이는 픽셀의 수로 나타내어 진다.

종래에는 동영상 이미지 속도를 검출하기 위하여 이미지 획득 및 윤곽선 추출 등의 복잡한 디지털 신호 처리 작업을 수행하는 디지털 신호 처리기(Digital Signal Processor) 등을 채용하였다.

도 2는 종래의 동영상 이미지 속도 검출 장치에 대한 블록도로서, 내부에 디지털 신호 처리기(DSP)를 구비하고 있다.

그러나, 16.67ms 동안 1프레임을 디스플레이 해야 하는 PDP 구동에서 VGA 급 이미지 데이터를 인식하여 복원하는 데에만 대략 30ms의 시간이 소요되는 이러한 디지털 신호 처리기(DSP)를 통해서는 동영상 이미지 속도를 검출하는 것이 사실상 불가능하다. 또한, HDTV 급의 데이터 양은 그 자체가 방대하므로 여러 개의 고속 디지털 신호 처리기(DSP)를 사용하여야 하므로, 시스템 구성 단가가 높아져 경쟁력이 떨어지는 문제가 있다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 실시간으로 동영상 이미지의 속도를 검출하는, 필드 프로그래머블 게이트 어레이(field programmable gate array)로 구현 가능한 동영상 이미지 속도 검출 장치를 제공하는데 그 목적이 있다.

또한, 본 발명은 시간적으로 많은 변화가 있는 동영상 이미지에 대한 이미지 이동 속도의 정확한 검출이 가능한 동영상 이미지 속도 검출 장치를 제공하고자 한다.

도 1은 PDP의 일반적인 서브필드 구동 방식을 나타낸 설명도.

도 2는 종래의 동영상 이미지 속도 검출 장치에 대한 블록도.

도 3은 일반적으로 EQ 펄스를 사용하여 의사 윤곽 현상을 보상하는 의사 윤곽 보상 장치를 간략화한 블록도.

도 4는 본 발명의 일실시예에 따른 속도 검출 블럭의 내부 회로도.

도 5는 상기 도 4의 각 프레임 메모리에 저장되는 데이터를 재도시한 도면.

* 도면의 주요 부분에 대한 설명

200, 210, 220, 230 : 프레임 메모리

300, 310, 320 : 배타적 부정논리합 회로부

400, 410, 420 : "1" 카운팅부 500 : 최고값 디코더

600 : "2" 디바이딩부

상기 목적을 달성하기 위한 본 발명은, 디지털 디스플레이 장치에서 움직이는 동영상 이미지의 속도를 검출하기 위한 동영상 이미지 속도 검출 장치에 있어서, 임의의 제1 프레임에 대한 다수 비트의 R(Red)/G(Green)/B(Blue) 신호를 저장하기 위한 제1 프레임 메모리; 상기 제1 프레임 바로 다음의 제2 프레임에 대한 다수 비트의 R/G/B 신호를 1비트에서 n비트까지 차례로 각각 쉬프트한 신호를 저장하기 위한 다수의 제2 프레임 메모리; 상기 제1 프레임 메모리에 저장된 다수 비트의 R/G/B 신호와 상기 다수의 제2 프레임 메모리 각각에 저장된 다수 비트의 R/G/B 신호를 각각 입력받아 비트별로 배타적 부정논리합을 수행하기 위한 다수의 배타적 부정논리합 회로부; 상기 다수의 배타적 부정논리합 회로부로부터 출력되는 신호에 응답하여 "1"의 개수를 카운팅하기 위한 다수의 카운팅 수단; 상기 다수의 카운팅 수단으로부터 출력되는 카운팅 결과 신호 중 최고값을 선택하여 출력하기 위한 최고값 디코딩 수단; 및 상기 최고값 디코딩 수단으로부터 출력되는 최고값을 절반으로 나누어 나눈 결과를 상기 동영상 이미지의 속도로 출력하기 위한 디바이딩 수단을 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 일반적으로 EQ 펄스를 사용하여 의사 윤곽 현상을 보상하는 의사 윤곽 보상 장치를 간략화한 블록도로서, 동영상 이미지에 대한 8 비트의 R/G/B 신호를 입력받아 해당 동영상 이미지의 속도(V)를 검출하는 속도 검출 블럭(100), 속도 검출 블럭(100)으로부터 출력되는 동영상 이미지의 속도(V)에 응답하여 속도에 비례하는 EQ 펄스를 생성하고, 생성된 EQ 펄스에 응답하여 8비트의 R/G/B 신호에 대해 의사 윤곽 보상을 수행하는 EQ 펄스 발생 및 의사 윤곽 보상부(110)로 이루어진다. 여기서, EQ 펄스에 응답하여 8비트 R/G/B 신호에 대한 의사 윤곽 보상 동작을 수행하는 EQ 펄스 발생 및 의사 윤곽 보상부(100)에 대한 상세 설명은 이 기술이 이미 널리 공지된 종래의 기술인 관계로 생략하고, 본 발명의 구성적 특징을 이루는 속도 검출 블럭에 제한해 본 발명을 설명한다.

도 4는 본 발명의 일실시예에 따른 속도 검출 블럭의 내부 회로도로서, N번째 프레임의 8비트 R/G/B 신호를 저장하기 위한 프레임 메모리(200)와, N+1번째 프레임의 8비트 R/G/B 신호를 1비트에서 n비트까지 각각 쉬프트한 8비트 R/G/B 신호를 저장하기 위한 다수의 프레임 메모리(210, 220, 230, …), 상기 프레임 메모리(200)에 저장된 8비트 R/G/B 신호(N₇, N₆, N₅, N₄, N₃, N₂, N₁)와 상기 다수의 프레임 메모리(210, 220, 230, …) 각각에 저장된 8비트 R/G/B 신호에 대하여 비트별로 배타적 부정논리합을 수행하는 다수의 배타적 부정논리합 회로부(300, 310, 320, …), 각각의 배타적 부정논리합 회로부(300, 310, 320, …)로부터 출력되는 8비트 신호에서 "1"의 개수를 카운팅하기 위한 다수의 "1" 카운팅부(300, 310, 320, …), 상기 "1" 카운팅부(300, 310, 320, …)로부터 출력되는 신호(I₀, I₁, I₂, I₃… I_N)를 입력받아 그 중 최고값(maximum value)을 선택하여 출력하는 최고값 디코더(500) 및 상기 최고값 디코더(500)로부터 출력되는 최고값(Q)을 절반으로 나누어 8비트 R/G/B 신호의 이미지 이동 속도로 출력하기 위한 "2" 디바이딩부(600)로 이루어지며, 상기와 같이 구성되는 속도 검출 블럭은 필드 프로그래머블 게이트 어레이로 구현이 가능하다.

상기와 같이 이루어지는 본 발명의 속도 검출 블럭에 대한 동작은 아래와 같다.

N번째 프레임 데이터인 8비트 R/G/B 신호 "00111000"의 동영상 이미지가 1프레임 당 우측으로 2개 픽셀만큼 이동하여 N+1번째 프레임 데이터가 8비트 R/G/B 신호 "00001110"이 되는 경우를 예로 들자면, 도 4의 프레임 메모리(200)에는 N번째 프레임 데이터 "00111000"의 8비트 R/G/B 신호가 저장되고, N+1번째 프레임 데이터를 1비트 쉬프트한 8비트 R/G/B 신호 "00000111"이 프레임 메모리(210)에, N+1번째 프레임 데이터를 2비트 쉬프트한 8비트 R/G/B 신호 "00000011"이 프레임 메모리(220)에, N+1번째 프레임 데이터를 3비트 쉬프트한 8비트 R/G/B 신호 "00000001" 프레임 메모리(230)에 차례로 저장되고, 도 4에 도시되지는 않았지만 N+1번째 프레임 데이터를 4비트에서 n비트까지 차례로 쉬프트한 8비트 R/G/B 신호 "00000000"가 나머지 프레임 메모리에 각각 저장된다.

도 5는 상기한 바와 같은 각각의 프레임 메모리에 저장되는 데이터를 재도시한 도면이다.

계속해서, 배타적 부정논리합 회로부(300, 310, 320)에서 프레임 메모리(200)에 저장되어 있는 8비트 R/G/B 신호와 프레임 메모리(210, 220, 230, …) 각각에 저장되어 있는 8비트의 R/G/B 신호를 비트별로 각각 배타적 부정논리합한 결과를 출력하게 되는 데, 이때 배타적 부정논리합 회로부(300)는 "11000000"의신호를, 배타적 부정논리합 회로부(310)는 "11000100"의 신호를, 부정논리합 회로부(310)는 "11000110"의 신호를 각각 "1" 카운팅부(400, 410, 420)로 출력하고, 나머지 배타적 부정논리합 회로부들은 "11000111"의 신호를 "1" 카운팅부(도 4에 도시되지 않음)로 출력한다.

그리고, "1" 카운팅부(400, 410, 420, …)에서 입력받은 신호의 "1"의 개수를 카운팅하여 각각 "2", "3", "4", "5"를 최고값 디코더(500)로 출력하고, 최고값 디코더(500)에서는 그 중 가장 큰 값 "5"를 선택하여 "2" 디바이딩부(240)로 보내고, 마지막으로 "2" 디바이딩부(240)에서 최고값 디코더(500)로부터 출력되는 "5"를 2로 나눈 몫 "2"를 동영상 이미지 속도로 출력한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 복잡한 이미지 프로세싱없이 간단한 하드웨어 구성으로 동영상 이미지 속도를 실시간으로 검출할 수 있고, 이로부터 전체 PDP 시스템의 구성 단가를 낮출 수 있다.

Claims

디지털 디스플레이 장치에서 움직이는 동영상 이미지의 속도를 검출하기 위한 동영상 이미지 속도 검출 장치에 있어서,

임의의 제1 프레임에 대한 다수 비트의 R(Red)/G(Green)/B(Blue) 신호를 저장하기 위한 제1 프레임 메모리;

상기 제1 프레임 바로 다음의 제2 프레임에 대한 다수 비트의 R/G/B 신호를 1비트에서 n비트까지 차례로 각각 쉬프트한 신호를 저장하기 위한 다수의 제2 프레임 메모리;

상기 제1 프레임 메모리에 저장된 다수 비트의 R/G/B 신호와 상기 다수의 제2 프레임 메모리 각각에 저장된 다수 비트의 R/G/B 신호를 각각 입력받아 비트별로 배타적 부정논리합을 수행하기 위한 다수의 배타적 부정논리합 회로부;

상기 다수의 배타적 부정논리합 회로부로부터 출력되는 신호에 응답하여 "1"의 개수를 카운팅하기 위한 다수의 카운팅 수단;

상기 다수의 카운팅 수단으로부터 출력되는 카운팅 결과 신호 중 최고값을 선택하여 출력하기 위한 최고값 디코딩 수단; 및

상기 최고값 디코딩 수단으로부터 출력되는 최고값을 절반으로 나누어 나눈 결과를 상기 동영상 이미지의 속도로 출력하기 위한 디바이딩 수단

을 포함하여 이루어지는 동영상 이미지 속도 검출 장치.
제 1 항에 있어서, 상기 동영상 이미지 속도 검출 장치는,

필드 프로그래머블 게이트 어레이로 구현됨을 특징으로 하는 동영상 이미지 속도 검출 장치.