KR100581867B1 - 영상의 재현성 증진을 위한 방전 디스플레이 패널의 구동방법 및 이 방법을 사용한 방전 디스플레이 장치 - Google Patents

영상의 재현성 증진을 위한 방전 디스플레이 패널의 구동방법 및 이 방법을 사용한 방전 디스플레이 장치 Download PDF

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Abstract

본 발명에 따른 방법은, 단위 프레임이 복수의 서브필드들에 의하여 시분할 구동되고, 각각의 서브필드가 리셋팅, 어드레싱, 및 유지-방전 시간들을 포함하며, 각각의 프레임의 부하율에 반비례하여 유지-방전 시간들 각각의 유지-방전 펄스 수가 설정되는 방전 디스플레이 패널의 구동 방법이다. 여기서, 어느 한 서브필드의 유지-방전 펄스 수가 영보다 크고 1보다 적게 설정된 경우, 어드레싱 시간에서 주사 펄스가 발생되지 않는다.

Description

영상의 재현성 증진을 위한 방전 디스플레이 패널의 구동 방법 및 이 방법을 사용한 방전 디스플레이 장치{Method of driving discharge display panel for improving reproducibility of image, and discharge display apparatus using the method}
도 1은 통상적인 방전 디스플레이 패널로서의 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 패널의 단위 셀의 구성을 보여주는 단면도이다.
도 3은 도 1의 플라즈마 표시 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방식을 보여주는 타이밍도이다.
도 4는 도 1의 플라즈마 표시 패널의 Y 전극 라인들에 대한 통상적인 디스플레이중 어드레스(Address-While-Display) 구동 방식을 보여주는 타이밍도이다.
도 5는 도 1의 플라즈마 표시 패널의 통상적인 구동 장치를 보여주는 블록도이다.
도 6은 도 5의 구동 장치에서 본 발명에 따른 논리 제어부의 내부 구성을 보여주는 블록도이다.
도 7a는 도 6의 논리 제어부에서 서브필드 행렬부에 입력되는 프레임 데이터 를 보여주는 도면이다.
도 7b는 도 6의 논리 제어부에서 서브필드 행렬부로부터 출력되는 프레임 데이터를 보여주는 도면이다.
도 8은 도 6의 논리 제어부에서 행렬 버퍼부의 내부 구성을 보여주는 블록도이다.
도 9는 도 6의 논리 제어부에서 전력 제어부에 의하여 수행되는 전력 제어 방법을 보여주는 그래프이다.
도 10은 도 6의 논리 제어부의 전력 제어부에 의하여 어느 한 서브필드의 유지-방전 펄스 수가 1 이상으로 설정된 경우, 도 6의 논리 제어부의 제어에 의하여 도 1의 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 신호들을 보여주는 파형도이다.
도 11은 도 6의 논리 제어부의 전력 제어부에 의하여 어느 한 서브필드의 유지-방전 펄스 수가 영보다 크고 1보다 적게 설정된 경우, 도 6의 논리 제어부의 제어에 의하여 도 1의 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 신호들을 보여주는 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
1...플라즈마 디스플레이 패널, 10...앞쪽 글라스 기판,
11, 15...유전체층, 12...보호층,
13...뒤쪽 글라스 기판, 14...방전 공간,
16...형광체, 17...격벽,
X1, ..., Xn...X 전극 라인, Y1, ..., Yn...Y 전극 라인,
AR1, ..., ABm...어드레스 전극 라인, Xna, Yna...투명 전극 라인,
Xnb, Ynb...금속 전극 라인,
SF1, ...SF8, SF1, ...SF8...서브-필드,
52...논리 제어부, 53...어드레스 구동부,
54...X 구동부, 55...Y 구동부,
56...영상 처리부, 61...감마 정정부,
611...선입선출 메모리, 612...오차 확산부, 621...서브필드 발생부, 622...서브필드 행렬부, 623...행렬 버퍼부, 624...메모리 제어부,
RFM1, RFM2, RFM3...적색용 프레임-메모리들,
GFM1, GFM2, GFM3...녹색용 프레임-메모리들,
BFM1, BFM2, BFM3...청색용 프레임-메모리들,
625...재배열부, 626...동기 조정부,
63a...평균신호레벨 검출부, 63...전력 제어부,
64a...이.이.피.롬(E.E.P.R.O.M), 64b...I2C 직렬통신 인터페이스,
64c..타이밍-신호 발생기, 64...XY 제어부,
65...클럭 버퍼, 11R, 11G, 11B...지연 소자들.
본 발명은, 방전 디스플레이 패널의 구동 방법 및 이 방법을 사용한 방전 디스플레이 장치에 관한 것으로서, 보다 상세하게는, 단위 프레임이 복수의 서브필드들에 의하여 시분할 구동되는 방전 디스플레이 패널의 구동 방법 및 이 방법을 사용한 방전 디스플레이 장치에 관한 것이다.
도 1은 통상적인 방전 디스플레이 패널로서의 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여준다. 도 2는 도 1의 패널의 한 셀의 예를 보여준다. 도 1 및 2를 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, ..., ABm ), 유전체층(11, 15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X1, ..., Xn), 형광체(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(AR1, ..., ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 하부 유전체층(15)은 어드레스 전극 라인들(AR1, ..., ABm )의 앞쪽에서 전면(全面) 도포된다. 하부 유전체층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(AR1, ..., ABm)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 셀의 방전 영역을 구획하고 각 셀 사이의 광학적 간섭(cross talk)을 방지하 는 기능을 한다. 형광체(16)는, 격벽(17)들 사이에 도포된다.
X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, ..., ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 셀을 설정한다. 각 X 전극 라인(X1, ..., Xn )과 각 Y 전극 라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(도 2의 Xnb, Ynb)이 결합되어 형성된다. 앞쪽 유전체층(11)은 X 전극 라인들(X 1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
도 3은 도 1의 플라즈마 표시 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방식을 보여준다(미국 특허 제5,541,618호 참조). 도 3을 참조하면, 모든 단위 프레임들 각각은 시분할 계조 표시를 실현하기 위하여 8 개의 서브-필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브-필드(SF1, ..., SF8)는 리셋팅 시간(R1, ..., R8), 어드레싱 시간(A1, ..., A8), 및 방전-유지 시간(S1, ..., S8)로 분할된다.
모든 디스플레이 셀들의 방전 조건들은 각 리셋팅 시간(R1, ..., R8)에서 균 일해지면서 동시에 다음 단계에서 수행될 어드레싱에 적합해지도록 된다.
각 어드레싱 시간(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 AR1, ..., ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Y n)에 상응하는 주사 펄스가 순차적으로 인가된다. 이에 따라 주사 펄스가 인가되는 동안에 높은 레벨의 표시 데이터 신호가 인가되면 상응하는 방전셀에서 어드레싱 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다.
각 방전-유지 시간(S1, ..., S8)에서는, 모든 Y 전극 라인들(Y1, ..., Yn)과 모든 X 전극 라인들(X1, ..., Xn)에 방전-유지용 펄스가 교호하게 인가되어, 상응하는 어드레싱 시간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다. 따라서 플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 방전-유지 시간(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 방전-유지 시간(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.
여기서, 제1 서브-필드(SF1)의 방전-유지 시간(S1)에는 20에 상응하는 시간(1T)이, 제2 서브-필드(SF2)의 방전-유지 시간(S2)에는 21에 상응하는 시간(2T)이, 제3 서브-필드(SF3)의 방전-유지 시간(S3)에는 22에 상응하는 시간(4T)이, 제4 서브-필드(SF4)의 방전-유지 시간(S4)에는 23에 상응하는 시간(8T)이, 제5 서브-필드(SF5)의 방전-유지 시간(S5)에는 24에 상응하는 시간(16T)이, 제6 서브-필드(SF6)의 방전-유지 시간(S6)에는 25에 상응하는 시간(32T)이, 제7 서브-필드(SF7)의 방전-유지 시간(S7)에는 26에 상응하는 시간(64T)이, 그리고 제8 서브-필드(SF8)의 방전-유지 시간(S8)에는 27에 상응하는 시간(128T)이 각각 설정된다.
이에 따라, 8 개의 서브-필드들중에서 표시될 서브-필드를 적절히 선택하면, 어느 서브-필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 디스플레이가 수행될 수 있다.
위와 같은 어드레스-디스플레이 분리 구동 방식에 의하면, 단위 프레임에서 각 서브필드(SF1, ..., SF8)의 시간 영역이 분리되어 있으므로, 각 서브필드(SF1, ..., SF8)에서 어드레스 주기와 표시 주기의 시간 영역도 서로 분리되어 있다. 따라서, 어드레스 주기에서 각 XY 전극 라인쌍이 자신의 어드레싱이 수행된 후에 다른 XY 전극 라인쌍들이 모두 어드레싱될 때까지 기다려야 한다. 결국 각 서브필드에 대하여 어드레스 주기가 차지하는 시간이 길어져 표시 주기가 상대적으로 짧아지므로, 플라즈마 표시 패널로부터 출사되는 빛의 휘도가 상대적으로 낮아지는 문제점이 있다. 이러한 문제점을 개선하기 위하여 알려진 방법이 도 4에 도시된 바와 같은 디스플레이중 어드레스(Address While Display) 구동 방법이다.
도 4는 도 1의 플라즈마 표시 패널의 Y 전극 라인들에 대한 통상적인 디스플 레이중 어드레스(Address-While-Display) 구동 방식을 보여준다. 도 4를 참조하면, 단위 프레임은 시분할 계조 표시를 위하여 8 개의 서브-필드들(SF1, ..., SF8)로 구분된다. 여기서, 각 단위 서브-필드는 구동되는 Y 전극 라인들(Y1, ..., Yn)을 기준으로 서로 중첩되어 단위 프레임을 구성한다. 따라서, 모든 시점에서 모든 서브-필드들(SF1, ..., SF8)이 존재하므로, 각 어드레스 단계의 수행을 위하여 각 표시방전용 펄스 사이에 어드레스용 시간 슬롯이 설정된다.
각 서브-필드에서는 리셋, 어드레스 및 표시방전 단계들이 수행되고, 각 서브-필드에 할당되는 시간은 계조에 상응하는 표시방전 시간에 의하여 결정된다. 예를 들어, 8 비트 영상 데이터로써 프레임 단위로 256 계조를 표시하는 경우에 단위 프레임(일반적으로 1/60초)이 255 단위 시간으로 이루어진다면, 최하위 비트(Least Significant Bit)의 영상 데이터에 따라 구동되는 제1 서브-필드(SF1)는 1 (20) 단위 시간, 제2 서브-필드(SF2)는 2 (21) 단위 시간, 제3 서브-필드(SF 3)는 4 (22) 단위 시간, 제4 서브-필드(SF4)는 8 (23) 단위 시간, 제5 서브-필드(SF 5)는 16 (24) 단위 시간, 제6 서브-필드(SF6)는 32 (25) 단위 시간, 제7 서브-필드(SF 7)는 64 (26) 단위 시간, 그리고 최상위 비트(Most Significant Bit)의 영상 데이터에 따라 구동되는 제8 서브-필드(SF8)는 128 (27) 단위 시간을 각각 가진다. 즉, 각 서브- 필드들에 할당된 단위 시간들의 합은 255 단위 시간이므로, 255 계조 표시가 가능하며, 여기에 어느 서브-필드에서도 표시방전이 되지 않는 계조를 포함하면 256 계조 표시가 가능하다.
도 5는 도 1의 플라즈마 표시 패널(1)의 통상적인 구동 장치를 보여준다.
도 5를 참조하면, 플라즈마 표시 패널(1)의 통상적인 구동 장치는 영상 처리부(56), 논리 제어부(52), 어드레스 구동부(53), X 구동부(54) 및 Y 구동부(55)를 포함한다. 영상 처리부(56)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 논리 제어부(52)는 영상 처리부(56)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX )을 발생시킨다. 어드레스 구동부(53)는, 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY , SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(54)는 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(S X)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(55)는 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.
상기와 같은 방전 디스플레이 장치에 있어서, 논리 제어부(52)는 각각의 프 레임의 부하율에 반비례하여 유지-방전 시간들(도 3의 경우, S1 내지 S8) 각각의 유지-방전 펄스 수를 설정한다. 이에 따라, 어느 한 프레임의 부하율이 높은 경우, 계조 가중치가 낮은 서브필드의 유지-방전 시간(예를 들어, 도 3의 S1)의 유지-방전 펄스 수가 영보다 크고 1보다 적게 설정되는 경우가 발생한다. 한편, 모든 서브필드들의 유지-방전 시간들(도 3의 경우, S1 내지 S8)에서는 그 다음 서브필드의 리셋팅 조건을 만족하기 위하여 모든 XY 전극 라인쌍들에 대하여 적어도 1 회의 유지-방전 펄스를 인가하여야 한다. 따라서, 종래에는, 계조 가중치가 낮은 서브필드의 유지-방전 시간(예를 들어, 도 3의 S1)의 유지-방전 펄스 수가 영보다 크고 1보다 적게 설정되는 경우, 모든 XY 전극 라인쌍들에 대하여 1 회의 유지-방전 펄스가 인가된다. 하지만, 1보다 적은 유지-방전 펄스 수의 계조를 가진 디스플레이 셀과 1의 유지-방전 펄스 수의 계조를 가진 디스플레이 셀 사이에 계조 차이가 존재하지 않으므로, 낮은 계조에서의 영상의 재현성이 떨어진다.
본 발명의 목적은, 각각의 프레임의 부하율에 반비례하여 유지-방전 시간들 각각의 유지-방전 펄스 수가 설정되는 방전 디스플레이 패널의 구동 방법 및 이 방법을 사용한 방전 디스플레이 장치에 있어서, 1보다 적은 유지-방전 펄스 수의 계조를 가진 디스플레이 셀과 1의 유지-방전 펄스 수의 계조를 가진 디스플레이 셀 사이에 계조 차이가 발생되게 함으로써, 낮은 계조에서의 영상의 재현성을 높일 수 있는 방법 및 장치를 제공하는 것이다.
상기 목적을 이루기 위한 본 발명의 방법은, 단위 프레임이 복수의 서브필드들에 의하여 시분할 구동되고, 상기 각각의 서브필드가 리셋팅, 어드레싱, 및 유지-방전 시간들을 포함하며, 각각의 프레임의 부하율에 반비례하여 상기 유지-방전 시간들 각각의 유지-방전 펄스 수가 설정되는 방전 디스플레이 패널의 구동 방법이다. 여기서, 어느 한 서브필드의 유지-방전 펄스 수가 영보다 크고 1보다 적게 설정된 경우, 상기 어드레싱 시간에서 주사 펄스가 발생되지 않는다.
본 발명의 상기 방전 디스플레이 패널의 구동 방법에 의하면, 유지-방전 펄스 수가 영보다 크고 1보다 적게 설정된 서브필드에 있어서, 상기 어드레싱 시간에서 어드레싱 방전이 일어나지 않으므로, 다음 서브필드의 리셋팅 조건을 만족하기 위하여 모든 XY 전극 라인쌍들에 대하여 적어도 1 회의 유지-방전 펄스를 인가하더라도, 1보다 적은 유지-방전 펄스 수의 서브필드에서 유지-방전 펄스 수가 존재하지 않는 것과 같은 계조의 효과를 얻을 수 있다. 따라서, 1보다 적은 유지-방전 펄스 수의 계조를 가진 디스플레이 셀과 1의 유지-방전 펄스 수의 계조를 가진 디스플레이 셀 사이에 계조 차이가 발생되므로, 낮은 계조에서의 영상의 재현성이 높아질 수 있다.
상기 목적을 이루기 위한 본 발명의 방전 디스플레이 장치는 상기 본 발명의 구동 방법을 사용한다.
이하, 본 발명에 따른 바람직한 실시예가 상세히 설명된다. 여기서, 상기 도 1 내지 도 5의 설명은 본 발명에서도 동일하게 적용된다.
도 6을 참조하면, 도 5의 구동 장치의 본 발명에 따른 논리 제어부(52)는 클럭 버퍼(65), 동기 조정부(626), 감마 정정부(61), 오차 확산부(612), 선입선출(First-In First-Out) 메모리(611), 서브필드 발생부(621), 서브필드 행렬부(622), 행렬 버퍼부(623), 메모리 제어부(624), 프레임-메모리들(RFM1, ..., BFM3), 재배열부(625), 평균신호레벨 검출부(63a), 전력 제어부(63), 이.이.피.롬(E.E.P.R.O.M, 64a), I2C 직렬통신 인터페이스(64b), 타이밍-신호 발생기(64c), 및 XY 제어부(64)를 포함한다.
클럭 버퍼(65)는 영상 처리부(도 5의 56)로부터의 26 메가-헬쯔(MHz)의 클럭 신호(CLK26)를 40 메가-헬쯔(MHz)의 클럭 신호(CLK40)로 변환시켜 출력한다. 동기 조정부(626)에는, 클럭 버퍼(65)로부터의 40 메가-헬쯔(MHz)의 클럭 신호(CLK40), 외부로부터의 초기화 신호(RS), 영상 처리부(도 5의 56)로부터의 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)가 입력된다. 이 동기 조정부(626)는, 입력된 수평 동기 신호(HSYNC)가 소정의 클럭 개수만큼 각각 지연된 수평 동기 신호들(HSYNC1 , HSYNC2, HSYNC3)을 출력하는 한편, 입력된 수직 동기 신호(VSYNC)가 소정의 클럭 개수만큼 각각 지연된 수직 동기 신호들(VSYNC2, VSYNC3)을 출력한다.
감마 정정부(61)에 입력되는 영상 데이터(R, G, B)는 음극선관의 비선형 입출력 특성을 보정하기 위하여 역방향 비선형 입출력 특성을 가지고 있다. 따라서 감마 정정부(61)는 이러한 역방향 비선형 입출력 특성의 영상 데이터(R, G, B)가 선형 입출력 특성을 갖도록 처리한다. 오차 확산부(612)는 선입선출 메모리(611)를 이용하여 영상 데이터(R, G, B)의 경계 비트인 최대값 비트(Most Significant bit)의 위치를 옮김으로써 데이터 전송 오차를 줄인다.
서브필드 발생부(621)는 각각 8 비트의 영상 데이터(R, G, B)를 서브필드 개수에 상응하는 비트 수의 영상 데이터(R, G, B)로 변환시킨다. 예를 들어, 단위 프레임에 14 개의 서브필드들로써 계조 구동을 하는 경우, 각각 8 비트의 영상 데이터(R, G, B)를 각각 14 비트의 영상 데이터(R, G, B)로써 변환한 후, 데이터 전송 오차를 줄이기 위하여 최대값 비트(MSB) 및 최소값 비트(Least Significant Bit)의 무효 데이터 '0'을 추가하여 16 비트의 영상 데이터(R, G, B)를 출력한다.
서브필드 행렬부(622)는, 서로 다른 서브필드의 데이터가 동시에 입력되는 16 비트의 영상 데이터(R, G, B)를 재배열하여, 서로 같은 서브필드의 데이터가 동시에 출력되게 한다. 행렬 버퍼부(623)는 서브필드 행렬부(622)로부터의 16 비트의 영상 데이터(R, G, B)를 처리하여 32 비트의 영상 데이터(R, G, B)로서 출력한다.
메모리 제어부(624)는, 3 개의 적색(R)용 프레임-메모리들(RFM1, RFM2, RFM3)을 제어하기 위한 적색용 메모리 제어부, 3 개의 녹색(G)용 프레임-메모리들(GFM1, GFM2, GFM3)을 제어하기 위한 녹색용 메모리 제어부, 및 3 개의 청색(B)용 프레임-메모리들(BFM1, BFM2, BFM3)을 제어하기 위한 청색용 메모리 제어부를 포함한다. 메모리 제어부(624)로부터의 프레임 데이터는 프레임 단위로 지속적으로 출력되어 재배열부(625)에 입력된다. 도 6에서 참조 부호 EN은 메모리 제어부(624)의 데이터 출력을 제어하기 위하여 XY 제어부(64)로부터 생성되어 메모리 제어부(624)에 입력되는 인에이블(enable) 신호를 가리킨다. 또한, 참조부 호 SSYNC는 메모리 제어부(624) 및 재배열부(625)에서의 32 비트 슬롯(slot) 단위의 데이터 입출력을 제어하기 위하여 XY 제어부(64)로부터 생성되어 메모리 제어부(624) 및 재배열부(625)에 입력되는 슬롯 동기 신호를 가리킨다. 재배열부(625)는 메모리 제어부(624)로부터의 32 비트의 영상 데이터(R, G, B)를 어드레스 구동부(도 5의 53)의 입력 형식에 맞도록 재배열하여 출력한다.
한편, 평균신호레벨 검출부(63a)는 오차 확산부(612)로부터의 각각 8 비트의 영상 데이터(R, G, B)로부터 프레임 단위로 평균 신호-레벨(ASL)을 검출하여 전력 제어부(63)에 입력시킨다. 전력 제어부(63)는, 평균신호레벨 검출부(63a)로부터 입력되는 평균 신호-레벨(ASL)에 반비례하는 방전횟수 제어 데이터(APC)를 발생시킴으로써, 각 프레임에서의 소비 전력이 일정하게 하는 자동 전력 제어의 기능을 수행한다. 즉, 전력 제어부(63)는 평균 신호-레벨(ASL)로부터 해당 프레임의 부하율(load ratio)을 예측하여 이에 반비례하는 방전횟수 제어 데이터(APC)를 발생시킨다. 여기서, 부하율이란, 해당 프레임의 각 서브필드의 부하율들의 평균 부하율을 의미한다. 각 서브필드의 부하율은 플라즈마 디스플레이 패널(1)의 모든 셀들의 개수에 대한 디스플레이될 셀들의 개수의 비율을 의미한다. 통상적으로, 전력 제어부(63)는 해당 프레임의 부하율이 30 (%)를 초과할 경우에 자동전력제어 기능을 수행한다. 이.이.피.롬(E.E.P.R.O.M, 64a)에는 X 전극 라인들(도 1의 X1, ..., Xn )과 Y 전극 라인들(도 1의 Y1, ..., Yn)의 구동 시퀀스에 따른 타이밍 제어 데이터가 저장되어 있다. 전력 제어부(63)로부터의 방전횟수 제어 데이터(APC)와 이.이.피. 롬(E.E.P.R.O.M, 64a)으로부터의 타이밍 제어 데이터는 I2C 직렬통신 인터페이스(64b)를 통하여 타이밍-신호 발생기(64c)에 입력된다. 타이밍-신호 발생기(64c)는 입력된 방전횟수 제어 데이터(APC)와 타이밍 제어 데이터에 따라 동작하여 타이밍-신호를 발생시킨다.
XY 제어부(64)는, 타이밍-신호 발생기(64c)로부터의 타이밍-신호에 따라 동작하여, X 구동 제어 신호(SX) 및 Y 구동 제어 신호(SY)를 출력한다. 여기서, 전력 제어부(63)에 의하여 어느 한 서브필드의 유지-방전 펄스 수가 영보다 크고 1보다 적게 설정된 경우, XY 제어부(64)는, Y 구동부(도 5의 55)를 제어하여 상기 서브필드의 어드레싱 시간(도 3의 경우 A1 내지 A8)에서 주사 펄스가 발생되지 않게 한다. 이에 따라, 유지-방전 펄스 수가 영보다 크고 1보다 적게 설정된 서브필드에 있어서, 다음 서브필드의 리셋팅 조건을 만족하기 위하여 모든 XY 전극 라인쌍들에 대하여 적어도 1 회의 유지-방전 펄스를 인가하더라도, 1보다 적은 유지-방전 펄스 수의 서브필드에서 유지-방전 펄스 수가 존재하지 않는 것과 같은 효과를 얻을 수 있다. 따라서, 1보다 적은 유지-방전 펄스 수의 계조를 가진 디스플레이 셀과 1의 유지-방전 펄스 수의 계조를 가진 디스플레이 셀 사이에 계조 차이가 발생되므로, 낮은 계조에서의 영상의 재현성이 높아질 수 있다.
도 7a는 도 6의 논리 제어부(52)에서 서브필드 행렬부(722)에 입력되는 프레임 데이터를 보여주는 도면이다. 도 8a를 참조하면, 서브필드 행렬부(722)에 입력되는 각각 16 비트의 영상 데이터(R, G, B)는 서로 다른 서브필드의 데이터가 동시 에 입력되는 구조를 가진다. 도 7b는 도 6의 논리 제어부(52)에서 서브필드 행렬부(722)로부터 출력되는 프레임 데이터를 보여주는 도면이다. 도 7b를 참조하면, 서브필드 행렬부(722)로부터 출력되는 각각 16 비트의 영상 데이터(R, G, B)는 서로 같은 서브필드의 데이터가 동시에 입력되는 구조를 가진다.
도 8은 도 6의 논리 제어부(52)에서 행렬 버퍼부(723)의 내부 구성을 보여준다. 도 8을 참조하면, 행렬 버퍼부(723)는 적색용 지연 소자(11R), 녹색용 지연 소자(11G) 및 청색용 지연 소자(11B)를 포함한다. 적색용 지연 소자(11R)는 서브필드 행렬부(도 7의 722)로부터 입력되는 16 비트의 적색 영상 데이터(R)를 16 개의 클럭 펄스들의 입력 시간만큼 지연하여 제1 내지 제16 비트의 위치로 출력한다. 한편, 서브필드 행렬부(722)로부터 입력되는 16 비트의 적색 영상 데이터(R)는 제17 내지 제32 비트의 위치로 직접 출력된다. 이에 따라, 서브필드 행렬부(722)로부터의 16 비트의 적색 영상 데이터(R)는 32 비트의 적색 영상 데이터(R)로서 출력된다. 이와 같은 동작은 녹색 및 청색 영상 데이터(G, B)에 대해서도 동일하게 적용된다. 여기서, 각각의 지연 소자(11R, 11G, 11B)에는 동일한 리셋 신호(RS), 클럭 신호(CLK40), 제2 수직 동기 신호(VSYNC2) 및 제2 수평 동기 신호(HSYNC2)가 입력된다.
도 9는 도 6의 논리 제어부(52)에서 전력 제어부(63)에 의하여 수행되는 전력 제어 방법을 보여준다. 도 9를 참조하면, 전력 제어부(63)는 평균 신호-레벨(도 6의 ASL)로부터 해당 프레임의 부하율(load ratio)을 예측하여 이에 반비례하는 방전횟수 제어 데이터(도 6의 APC)를 발생시킨다.
도 10은 도 6의 논리 제어부(52)의 전력 제어부(63)에 의하여 어느 한 서브필드(SFA)의 유지-방전 펄스 수가 1 이상으로 설정된 경우, 도 6의 논리 제어부(52)의 제어에 의하여 도 1의 플라즈마 디스플레이 패널(1)의 전극 라인들에 인가되는 신호들을 보여준다. 도 10에서 참조부호 SAR1..ABm은 각 어드레스 전극 라인(도 1의 AR1, AG1, ..., AGm, ABm)에 인가되는 구동 신호를, S X1..Xn은 X 전극 라인들(도 1의 X1, ...Xn)에 인가되는 구동 신호를, 그리고 SY1, ..., SYn은 각 Y 전극 라인(도 1의 Y1, ...Yn)에 인가되는 구동 신호를 가리킨다.
도 10을 참조하면, 유지-방전 펄스 수가 1 이상으로 설정된 서브필드(SFA)의 리셋팅 시간(RA)의 벽전하 축적 시간으로서의 제1 시간(t1 ~ t2)에서는, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 제2 전압(VS) 예를 들어, 155 볼트(V)부터 제2 전압(VS)보다 제6 전압(VSET)만큼 더 높은 제1 전압(VSET+VS ) 예를 들어, 355 볼트(V)까지 지속적으로 상승된다. 여기서, X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(AR1, ..., ABm)에는 제3 전압으로서의 접지 전압(VG)이 인가된다. 이에 따라, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn ) 사이에 약한 방전이 일어나는 한편, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1 , ..., ABm) 사이에 약한 방전이 일어난다. 이에 따라, Y 전극 라인들(Y1, ..., Yn ) 주위에는 부극성 벽전하들이 많이 형성되고, X 전극 라인들(X1, ..., Xn) 주위에는 정극성의 벽전하들이 형성되며, 어드레스 전극 라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 형성된다.
벽전하 배분 시간으로서의 제2 시간(t2 ~ t3)에서는, X 전극 라인들(X1, ..., Xn)에 인가되는 전압이 제2 전압(VS)으로 유지된 상태에서, Y 전극 라인들(Y 1, ..., Yn)에 인가되는 전압이 제2 전압(VS)으로부터 제3 전압으로서의 접지 전압(V G)까지 지속적으로 하강된다. 여기서, 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다. 이에 따라, X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn) 사이의 약한 방전으로 인하여, Y 전극 라인들(Y1, ..., Yn) 주위의 부극성의 벽전하들의 일부가 X 전극 라인들(X1, ..., Xn) 주위로 이동한다. 이에 따라, X 전극 라인들(X1, ..., Xn)의 벽전위(wall electric-potential)가 어드레스 전극 라인들(AR1, ..., ABm)의 벽전위보다 낮고 Y 전극 라인들(Y1, ..., Y n)의 벽전위보다 높아진다. 이에 따라, 이어지는 어드레싱 시간(A)에서 선택된 어드레스 전극 라인들과 Y 전극 라인 사이의 대향 방전에 요구되는 어드레싱 전압(VA-VG)이 낮아질 수 있다.
이 벽전하 배분 시간(t2 ~ t3)에 있어서, 정극성 벽전위의 모든 어드레스 전극 라인들(AR1, ..., ABm)에 상기 제3 전압으로서의 접지 전압(VG)이 인가되고, 부극성 벽전위의 모든 Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 상기 접지 전압(VG)까지 지속적으로 하강한다. 이에 따라, 어드레스 전극 라인들(AR1, ..., ABm)과 Y 전극 라인들(Y1, ..., Yn) 사이에서 방전을 수행하고, 이 방전으로 인하여 어드레스 전극 라인들(AR1, ..., ABm) 주위의 정극성의 벽전하들이 소멸한다.
이어지는 어드레싱 시간(AA)에서, 어드레스 전극 라인들에 표시 데이터 신호가 인가되고, 제2 전압(VS)보다 낮은 제5 전압(VSCAN)으로 바이어싱된 Y 전극 라인들(Y1, ..., Yn)에 접지 전압(VG)의 주사 신호가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 각 어드레스 전극 라인(AR1, ..., ABm)에 인가되는 표시 데이터 신호는 디스플레이 셀을 선택할 경우에 정극성 어드레싱 전압(VA)이, 그렇지 않을 경우에 접지 전압(VG)이 인가된다. 이에 따라 접지 전압(VG)의 주사 펄스가 인가되는 동안에 정극성 어드레싱 전압(VA)의 표시 데이터 신호가 인가되면 상응하는 디스플레이 셀에서 어드레싱 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 디스플레이 셀에서는 벽전하들이 형성되지 않는다. 여기서, 보다 정확하고 효율적인 어드레싱 방전을 위하여, X 전극 라인들(X1, ...Xn)에 제2 전압(V S) 이 유지된다.
이어지는 방전-유지 시간(SA)에서는, 모든 Y 전극 라인들(Y1, ...Yn)과 X 전극 라인들(X1, ...Xn)에 제2 전압(VS)의 방전-유지 펄스들이 교호하게 인가되어, 상응하는 어드레싱 시간(A)에서 벽전하들이 형성된 디스플레이 셀들에서 방전-유지를 위한 방전을 일으킨다.
도 11은 도 6의 논리 제어부(52)의 전력 제어부(63)에 의하여 어느 한 서브필드(SFB)의 유지-방전 펄스 수가 영보다 크고 1보다 적게 설정된 경우, 도 6의 논리 제어부(52)의 제어에 의하여 도 1의 플라즈마 디스플레이 패널(1)의 전극 라인들에 인가되는 신호들을 보여준다. 도 11에서 도 10과 동일한 참조 부호는 동일한 기능의 대상을 가리킨다. 또한, 리셋팅 시간(RB)과 유지-방전 시간(SB)의 동작은 도 10을 참조로 하여 설명된 바와 같다. 따라서, 도 10의 어드레싱 시간(AA)에 대한 도 11의 어드레싱 시간(AB)의 차이점만을 설명하면 다음과 같다.
어느 한 서브필드(SFB)의 유지-방전 펄스 수가 영보다 크고 1보다 적게 설정된 경우, 어드레싱 시간(AB)에서, 주사 펄스가 발생되지 않고, 모든 Y 전극 라인들(도 1의 Y1, ...Yn)에 바이어싱 전압(VSCAN)이 지속적으로 인가된다. 이에 따라, 유지-방전 펄스 수가 영보다 크고 1보다 적게 설정된 서브필드(SFB)에 있어서, 어드레싱 시간(AB)에서 어드레싱 방전이 일어나지 않으므로, 다음 서브필드의 리셋팅 조건을 만족하기 위하여 모든 XY 전극 라인쌍들에 대하여 적어도 1 회의 유지-방전 펄스를 인가하더라도, 1보다 적은 유지-방전 펄스 수의 서브필드(SFB)에서 유지-방전 펄스 수가 존재하지 않는 것과 같은 계조의 효과를 얻을 수 있다. 따라서, 1보다 적은 유지-방전 펄스 수의 계조를 가진 디스플레이 셀과 1의 유지-방전 펄스 수의 계조를 가진 디스플레이 셀 사이에 계조 차이가 발생되므로, 낮은 계조에서의 영상의 재현성이 높아질 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.
이상 설명된 바와 같이, 본 발명에 따른 방전 디스플레이 패널의 구동 방법 및 방전 디스플레이 장치에 의하면, 유지-방전 펄스 수가 영보다 크고 1보다 적게 설정된 서브필드에 있어서, 어드레싱 시간에서 어드레싱 방전이 일어나지 않으므로, 다음 서브필드의 리셋팅 조건을 만족하기 위하여 모든 XY 전극 라인쌍들에 대하여 적어도 1 회의 유지-방전 펄스를 인가하더라도, 1보다 적은 유지-방전 펄스 수의 서브필드에서 유지-방전 펄스 수가 존재하지 않는 것과 같은 계조의 효과를 얻을 수 있다. 따라서, 1보다 적은 유지-방전 펄스 수의 계조를 가진 디스플레이 셀과 1의 유지-방전 펄스 수의 계조를 가진 디스플레이 셀 사이에 계조 차이가 발생되므로, 낮은 계조에서의 영상의 재현성이 높아질 수 있다.

Claims (4)

  1. 단위 프레임이 복수의 서브필드들에 의하여 시분할 구동되고, 상기 각각의 서브필드가 리셋팅, 어드레싱, 및 유지-방전 시간들을 포함하며, 각각의 프레임의 부하율에 반비례하여 상기 유지-방전 시간들 각각의 유지-방전 펄스 수가 설정되는 방전 디스플레이 패널의 구동 방법에 있어서,
    어느 한 서브필드의 유지-방전 펄스 수가 영보다 크고 1보다 적게 설정된 경우, 상기 어드레싱 시간에서 주사 펄스가 발생되지 않는 방전 디스플레이 패널의 구동 방법.
  2. 단위 프레임이 복수의 서브필드들에 의하여 시분할 구동되고, 상기 각각의 서브필드가 리셋팅, 어드레싱, 및 유지-방전 시간들을 포함하며, 각각의 프레임의 부하율에 반비례하여 상기 유지-방전 시간들 각각의 유지-방전 펄스 수가 설정되는 방전 디스플레이 장치에 있어서,
    어느 한 서브필드의 유지-방전 펄스 수가 영보다 크고 1보다 적게 설정된 경우, 상기 어드레싱 시간에서 주사 펄스가 발생되지 않는 방전 디스플레이 장치.
  3. 제2항에 있어서, 상기 방전 디스플레이 장치의 디스플레이 패널에서,
    앞쪽 기판과 뒷쪽 기판 사이에 XY 전극 라인쌍들이 서로 나란하게 배열되고, 상기 XY 전극 라인쌍들과 이격 및 교차되도록 어드레스 전극 라인들이 배열되어, 상기 교차 영역들이 디스플레이 셀들로서 설정되는 방전 디스플레이 장치.
  4. 제2항에 있어서,
    어느 한 서브필드의 유지-방전 펄스 수가 1 이상으로 설정된 경우, 상기 어드레싱 시간에서 상기 Y 전극 라인들에 순차적으로 주사 펄스가 인가되며,
    어느 한 서브필드의 유지-방전 펄스 수가 영보다 크고 1보다 적게 설정된 경우, 상기 어드레싱 시간에서 상기 Y 전극 라인들에 주사 펄스가 인가되지 않는 방전 디스플레이 장치.
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