KR100581868B1 - 계조의 선형성 증진을 위한 방전 표시 패널의 구동 방법,및 이 방법을 사용한 방전 표시 장치 - Google Patents

계조의 선형성 증진을 위한 방전 표시 패널의 구동 방법,및 이 방법을 사용한 방전 표시 장치 Download PDF

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Abstract

본 발명에 따른 방법은, 단위 프레임이 복수의 서브필드들에 의하여 시분할 구동되고, 각각의 서브필드가 리셋팅, 어드레싱, 및 유지-방전 시간들을 포함하며, 유지-방전 시간들 각각에 유지-방전 펄스 수가 설정되는 방전 표시 패널의 구동 방법이다. 여기서, 유지-방전 시간들 각각에 설정된 유지-방전 펄스 수가, 각각의 서브필드의 계조 가중치에 정비례하도록 설정되지 않고, 각각의 서브필드의 계조 가중치의 실제 휘도를 얻을 수 있도록 실험에 의하여 설정된다.

Description

계조의 선형성 증진을 위한 방전 표시 패널의 구동 방법, 및 이 방법을 사용한 방전 표시 장치{Method of driving discharge display panel for improving linearity of gray-scale, and discharge display apparatus using the method}
도 1은 통상적인 방전 표시 패널로서의 3-전극 면방전 방식의 플라즈마 표시 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 패널의 단위 셀의 구성을 보여주는 단면도이다.
도 3은 도 1의 플라즈마 표시 패널의 Y 전극 라인들에 대한 통상적인 어드레스-표시 분리(Address-Display Separation) 구동 방식을 보여주는 타이밍도이다.
도 4는 본 발명에 따른 플라즈마 표시 패널의 구동 방법을 보여주는 도면이다.
도 5는 도 4의 구동 방법을 사용한 방전 표시 장치로서의 플라즈마 표시 장치를 보여주는 블록도이다.
도 6은 도 5의 플라즈마 표시 장치에서 논리 제어부의 내부 구성을 보여주는 블록도이다.
도 7a는 도 6의 논리 제어부에서 서브필드 행렬부에 입력되는 프레임 데이터를 보여주는 도면이다.
도 7b는 도 6의 논리 제어부에서 서브필드 행렬부로부터 출력되는 프레임 데 이터를 보여주는 도면이다.
도 8은 도 6의 논리 제어부에서 행렬 버퍼부의 내부 구성을 보여주는 블록도이다.
도 9는 도 5의 플라즈마 표시 장치에서 표시 패널의 전극 라인들에 인가되는 신호들의 파형도이다.
도 10은 도 9의 t3 시점에서의 어느 한 표시 셀의 벽전하 분포를 보여주는 단면도이다.
도 11은 도 9의 t4 시점에서의 어느 한 표시 셀의 벽전하 분포를 보여주는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1...플라즈마 표시 패널, 10...앞쪽 글라스 기판,
11, 15...유전체층, 12...보호층,
13...뒤쪽 글라스 기판, 14...방전 공간,
16...형광체, 17...격벽,
X1, ..., Xn...X 전극 라인, Y1, ..., Yn...Y 전극 라인,
AR1, ..., ABm...어드레스 전극 라인, Xna, Yna...투명 전극 라인,
Xnb, Ynb...금속 전극 라인,
SF1, ...SF8, SF1, ...SF8...서브-필드,
52...논리 제어부, 53...어드레스 구동부,
54...X 구동부, 55...Y 구동부,
56...영상 처리부, 61...감마 정정부,
611...선입선출 메모리, 612...오차 확산부, 621...서브필드 발생부, 622...서브필드 행렬부, 623...행렬 버퍼부, 624...메모리 제어부,
RFM1, RFM2, RFM3...적색용 프레임-메모리들,
GFM1, GFM2, GFM3...녹색용 프레임-메모리들,
BFM1, BFM2, BFM3...청색용 프레임-메모리들,
625...재배열부, 626...동기 조정부,
63a...평균신호레벨 검출부, 63...전력 제어부,
64a...이.이.피.롬(E.E.P.R.O.M), 64b...I2C 직렬통신 인터페이스,
64c..타이밍-신호 발생기, 64...XY 제어부,
65...클럭 버퍼, 11R, 11G, 11B...지연 소자들.
본 발명은, 방전 표시 패널의 구동 방법 및 이 방법을 사용한 방전 표시 장치에 관한 것으로서, 보다 상세하게는, 단위 프레임이 복수의 서브필드들에 의하여 시분할 구동되는 방전 표시 패널의 구동 방법 및 이 방법을 사용한 방전 표시 장치 에 관한 것이다.
도 1은 통상적인 방전 표시 패널로서의 3-전극 면방전 방식의 플라즈마 표시 패널의 구조를 보여준다. 도 2는 도 1의 패널의 한 셀의 예를 보여준다. 도 1 및 2를 참조하면, 통상적인 면방전 플라즈마 표시 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, ..., ABm), 유전체층(11, 15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X1, ..., Xn), 형광체(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(AR1, ..., ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 하부 유전체층(15)은 어드레스 전극 라인들(AR1, ..., ABm )의 앞쪽에서 전면(全面) 도포된다. 하부 유전체층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(AR1, ..., ABm)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 셀의 방전 영역을 구획하고 각 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광체(16)는, 격벽(17)들 사이에 도포된다.
X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, ..., ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 셀을 설정한다. 각 X 전극 라인(X1, ..., Xn )과 각 Y 전극 라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(도 2의 Xnb, Ynb)이 결합되어 형성된다. 앞쪽 유전체층(11)은 X 전극 라인들(X 1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
도 3은 도 1의 플라즈마 표시 패널의 Y 전극 라인들에 대한 통상적인 어드레스-표시 분리(Address-Display Separation) 구동 방식을 보여준다(미국 특허 제5,541,618호 참조). 도 3을 참조하면, 모든 단위 프레임들 각각은 시분할 계조 표시를 실현하기 위하여 8 개의 서브-필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브-필드(SF1, ..., SF8)는 리셋팅 시간(R1, ..., R8), 어드레싱 시간(A1, ..., A8), 및 유지-방전 시간(S1, ..., S8)로 분할된다.
모든 표시 셀들의 방전 조건들은 각 리셋팅 시간(R1, ..., R8)에서 균일해지면서 동시에 다음 단계에서 수행될 어드레싱에 적합해지도록 된다.
각 어드레싱 시간(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 AR1, ..., ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Y n)에 상응하는 주사 펄스가 순차적으로 인가된다. 이에 따라 주사 펄스가 인가되는 동안에 높은 레벨의 표시 데이터 신호가 인가되면 상응하는 방전셀에서 어드레싱 방전 에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다.
각 유지-방전 시간(S1, ..., S8)에서는, 모든 Y 전극 라인들(Y1, ..., Yn)과 모든 X 전극 라인들(X1, ..., Xn)에 유지-방전용 펄스가 교호하게 인가되어, 상응하는 어드레싱 시간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다. 따라서 플라즈마 표시 패널의 휘도는 단위 프레임에서 차지하는 유지-방전 시간(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 유지-방전 시간(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.
여기서, 제1 서브-필드(SF1)의 유지-방전 시간(S1)에는 20에 상응하는 시간(1T)이, 제2 서브-필드(SF2)의 유지-방전 시간(S2)에는 21에 상응하는 시간(2T)이, 제3 서브-필드(SF3)의 유지-방전 시간(S3)에는 22에 상응하는 시간(4T)이, 제4 서브-필드(SF4)의 유지-방전 시간(S4)에는 23에 상응하는 시간(8T)이, 제5 서브-필드(SF5)의 유지-방전 시간(S5)에는 24에 상응하는 시간(16T)이, 제6 서브-필드(SF6)의 유지-방전 시간(S6)에는 25에 상응하는 시간(32T)이, 제7 서브-필드(SF7)의 유지-방전 시간(S7)에는 26에 상응하는 시간(64T)이, 그리고 제8 서브-필드(SF8)의 유지-방전 시간(S8)에는 27에 상응하는 시간(128T)이 각각 설정된다.
이에 따라, 8 개의 서브-필드들중에서 표시될 서브-필드를 적절히 선택하면, 어느 서브-필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 표시가 수행될 수 있다.
상기와 같은 방전 표시 장치에 있어서, 종래에는, 유지-방전 시간들(S1 내지 S8) 각각에 설정된 유지-방전 펄스 수가 각각의 서브필드(SF1 내지 SF8)의 계조 가중치 즉, 유지-방전 시간들(S1 내지 S8)의 시간 자체에 정비례하도록 설정된다. 하지만, 상기와 같이 이론적으로 설정된 유지-방전 펄스 수가 방전 표시 패널들에 적용되는 경우, 연속적으로 표시되는 서브필드들(SF1 내지 SF8) 사이의 상호 작용 등으로 인하여 서브필드들(SF1 내지 SF8) 각각의 계조 가중치의 실제 휘도를 얻을 수 없다. 이에 따라, 표시되는 영상의 계조의 선형성이 저하되는 문제점이 있다.
본 발명의 목적은, 표시되는 영상의 계조의 선형성을 높일 수 있는 방전 표시 패널의 구동 방법, 및 이 방법을 사용한 방전 표시 장치를 제공하는 것이다.
상기 목적을 이루기 위한 본 발명의 방법은, 단위 프레임이 복수의 서브필드들에 의하여 시분할 구동되고, 상기 각각의 서브필드가 리셋팅, 어드레싱, 및 유지-방전 시간들을 포함하며, 상기 유지-방전 시간들 각각에 유지-방전 펄스 수가 설정되는 방전 표시 패널의 구동 방법이다. 여기서, 상기 유지-방전 시간들 각각에 설정된 유지-방전 펄스 수가, 상기 각각의 서브필드의 계조 가중치에 정비례하도록 설정되지 않고, 상기 각각의 서브필드의 계조 가중치의 실제 휘도를 얻을 수 있도록 실험에 의하여 설정된다.
본 발명의 상기 방전 표시 패널의 구동 방법에 의하면, 상기 각각의 서브필드의 계조 가중치와 그 실제 휘도가 정비례할 수 있으므로, 표시되는 영상의 계조의 선형성이 높아질 수 있다.
상기 목적을 이루기 위한 본 발명의 방전 표시 장치에는 상기 본 발명의 구동 방법이 사용된다.
이하, 본 발명에 따른 바람직한 실시예가 상세히 설명된다. 여기서, 상기 도 1 및 2의 설명은 본 발명에서도 동일하게 적용된다.
도 4는 본 발명에 따른 플라즈마 표시 패널의 구동 방법을 보여준다. 도 4에서 참조 부호 (a)는 각각의 서브필드에 대하여 설정된 계조 가중치의 테이블을 가리킨다. 참조 부호 (b)는 유지-방전 시간들(S1 내지 S8) 각각에 설정된 유지-방전 펄스 수(NS)가 각각의 서브필드(SF1 내지 SF8)의 계조 가중치 즉, 유지-방전 시간들(S1 내지 S8)의 시간 자체에 정비례하도록 설정된 경우를 보여준다. 참조 부호 (c)는 유지-방전 시간들(S1 내지 S8) 각각에 설정된 유지-방전 펄스 수(NS)가 각각의 서브필드(S1 내지 S8)의 계조 가중치의 실제 휘도를 얻을 수 있도록 실험에 의하여 설정된 경우를 보여준다.
도 4를 참조하면, 제2 서브필드(SF2)의 유지-방전 펄스 수(NS)는 4 개에서 5 개로 증가하여 설정된다. 제3 서브필드(SF3)의 유지-방전 펄스 수(NS)는 8 개에서 7 개로 감소하여 설정된다. 제4 및 제6 서브필드들 각각(SF4, SF6)의 유지-방전 펄스 수(NS)는 16 개에서 15 개로 감소하여 설정된다. 제7 서브필드(SF7)의 유지-방전 펄스 수(NS)는 32 개에서 35 개로 증가하여 설정된다. 제8 서브필드(SF8)의 유지-방전 펄스 수(NS)는 32 개에서 34 개로 증가하여 설정된다. 제9 서브필드(SF9)의 유지-방전 펄스 수(NS)는 128 개에서 132 개로 증가하여 설정된다. 그리고 제10 서브필드(SF10)의 유지-방전 펄스 수(NS)는 256 개에서 260 개로 증가하여 설정된다.
위와 같은 본 발명에 따른 플라즈마 표시 패널의 구동 방법에 의하면, 유지-방전 시간들(S1 내지 S8) 각각에 설정된 유지-방전 펄스 수(NS)가 각각의 서브필드(S1 내지 S8)의 계조 가중치의 실제 휘도를 얻을 수 있도록 실험에 의하여 설정된다. 이에 따라, 각각의 서브필드(SF1 내지 SF8)의 계조 가중치와 그 실제 휘도가 정비례할 수 있으므로, 표시되는 영상의 계조의 선형성이 높아질 수 있다.
도 5는 도 4의 구동 방법을 사용한 방전 표시 장치로서의 플라즈마 표시 장치를 보여준다.
도 5를 참조하면, 본 발명에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(1), 영상 처리부(56), 논리 제어부(52), 어드레스 구동부(53), X 구동부(54) 및 Y 구동부(55)를 포함한다. 방전 표시 패널로서의 플라즈마 표시 패널(1)의 구 성은 도 1을 참조하여 설명된 바와 같다. 영상 처리부(56)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 논리 제어부(52)는 영상 처리부(56)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 이 논리 제어부(52)의 제어 동작에 사용되는 서브필드들(도 4의 SF1 내지 SF8) 각각에 설정된 유지-방전 펄스 수(도 4의 NS)는 서브필드들(SF1 내지 SF8) 각각의 계조 가중치의 실제 휘도를 얻을 수 있도록 실험에 의하여 설정된다. 이에 따라, 각각의 서브필드(SF1 내지 SF8)의 계조 가중치와 그 실제 휘도가 정비례할 수 있으므로, 표시되는 영상의 계조의 선형성이 높아질 수 있다.
어드레스 구동부(53)는, 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(54)는 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(S X)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(55)는 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.
도 6을 참조하면, 도 5의 구동 장치의 논리 제어부(52)는 클럭 버퍼(65), 동 기 조정부(626), 감마 정정부(61), 오차 확산부(612), 선입선출(First-In First-Out) 메모리(611), 서브필드 발생부(621), 서브필드 행렬부(622), 행렬 버퍼부(623), 메모리 제어부(624), 프레임-메모리들(RFM1, ..., BFM3), 재배열부(625), 평균신호레벨 검출부(63a), 전력 제어부(63), 이.이.피.롬(E.E.P.R.O.M, 64a), I2C 직렬통신 인터페이스(64b), 타이밍-신호 발생기(64c), 및 XY 제어부(64)를 포함한다.
클럭 버퍼(65)는 영상 처리부(도 5의 56)로부터의 26 메가-헬쯔(MHz)의 클럭 신호(CLK26)를 40 메가-헬쯔(MHz)의 클럭 신호(CLK40)로 변환시켜 출력한다. 동기 조정부(626)에는, 클럭 버퍼(65)로부터의 40 메가-헬쯔(MHz)의 클럭 신호(CLK40), 외부로부터의 초기화 신호(RS), 영상 처리부(도 5의 56)로부터의 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)가 입력된다. 이 동기 조정부(626)는, 입력된 수평 동기 신호(HSYNC)가 소정의 클럭 개수만큼 각각 지연된 수평 동기 신호들(HSYNC1 , HSYNC2, HSYNC3)을 출력하는 한편, 입력된 수직 동기 신호(VSYNC)가 소정의 클럭 개수만큼 각각 지연된 수직 동기 신호들(VSYNC2, VSYNC3)을 출력한다.
감마 정정부(61)에 입력되는 영상 데이터(R, G, B)는 음극선관의 비선형 입출력 특성을 보정하기 위하여 역방향 비선형 입출력 특성을 가지고 있다. 따라서 감마 정정부(61)는 이러한 역방향 비선형 입출력 특성의 영상 데이터(R, G, B)가 선형 입출력 특성을 갖도록 처리한다. 오차 확산부(612)는 선입선출 메모리(611) 를 이용하여 영상 데이터(R, G, B)의 경계 비트인 최대값 비트(Most Significant bit)의 위치를 옮김으로써 데이터 전송 오차를 줄인다.
서브필드 발생부(621)는 각각 8 비트의 영상 데이터(R, G, B)를 서브필드 개수에 상응하는 비트 수의 영상 데이터(R, G, B)로 변환시킨다. 예를 들어, 단위 프레임에 14 개의 서브필드들로써 계조 구동을 하는 경우, 각각 8 비트의 영상 데이터(R, G, B)를 각각 14 비트의 영상 데이터(R, G, B)로써 변환한 후, 데이터 전송 오차를 줄이기 위하여 최대값 비트(MSB) 및 최소값 비트(Least Significant Bit)의 무효 데이터 '0'을 추가하여 16 비트의 영상 데이터(R, G, B)를 출력한다.
서브필드 행렬부(622)는, 서로 다른 서브필드의 데이터가 동시에 입력되는 16 비트의 영상 데이터(R, G, B)를 재배열하여, 서로 같은 서브필드의 데이터가 동시에 출력되게 한다. 행렬 버퍼부(623)는 서브필드 행렬부(622)로부터의 16 비트의 영상 데이터(R, G, B)를 처리하여 32 비트의 영상 데이터(R, G, B)로서 출력한다.
메모리 제어부(624)는, 3 개의 적색(R)용 프레임-메모리들(RFM1, RFM2, RFM3)을 제어하기 위한 적색용 메모리 제어부, 3 개의 녹색(G)용 프레임-메모리들(GFM1, GFM2, GFM3)을 제어하기 위한 녹색용 메모리 제어부, 및 3 개의 청색(B)용 프레임-메모리들(BFM1, BFM2, BFM3)을 제어하기 위한 청색용 메모리 제어부를 포함한다. 메모리 제어부(624)로부터의 프레임 데이터는 프레임 단위로 지속적으로 출력되어 재배열부(625)에 입력된다. 도 6에서 참조 부호 EN은 메모리 제어부(624)의 데이터 출력을 제어하기 위하여 XY 제어부(64)로부터 생성되어 메모리 제어부(624)에 입력되는 인에이블(enable) 신호를 가리킨다. 또한, 참조부호 SSYNC는 메모리 제어부(624) 및 재배열부(625)에서의 32 비트 슬롯(slot) 단위의 데이터 입출력을 제어하기 위하여 XY 제어부(64)로부터 생성되어 메모리 제어부(624) 및 재배열부(625)에 입력되는 슬롯 동기 신호를 가리킨다. 재배열부(625)는 메모리 제어부(624)로부터의 32 비트의 영상 데이터(R, G, B)를 어드레스 구동부(도 5의 53)의 입력 형식에 맞도록 재배열하여 출력한다.
한편, 평균신호레벨 검출부(63a)는 오차 확산부(612)로부터의 각각 8 비트의 영상 데이터(R, G, B)로부터 프레임 단위로 평균 신호-레벨(ASL)을 검출하여 전력 제어부(63)에 입력시킨다. 전력 제어부(63)는, 평균신호레벨 검출부(63a)로부터 입력되는 평균 신호-레벨(ASL)에 반비례하는 방전횟수 제어 데이터(APC)를 발생시킴으로써, 각 프레임에서의 소비 전력이 일정하게 하는 자동 전력 제어의 기능을 수행한다. 즉, 전력 제어부(63)는 평균 신호-레벨(ASL)로부터 해당 프레임의 부하율(load ratio)을 예측하여 이에 반비례하는 방전횟수 제어 데이터(APC)를 발생시킨다. 여기서, 부하율이란, 해당 프레임의 각 서브필드의 부하율들의 평균 부하율을 의미한다. 각 서브필드의 부하율은 플라즈마 표시 패널(1)의 모든 셀들의 개수에 대한 표시될 셀들의 개수의 비율을 의미한다. 통상적으로, 전력 제어부(63)는 해당 프레임의 부하율이 30 (%)를 초과할 경우에 자동전력제어 기능을 수행한다. 이.이.피.롬(E.E.P.R.O.M, 64a)에는 X 전극 라인들(도 1의 X1, ..., Xn)과 Y 전극 라인들(도 1의 Y1, ..., Yn)의 구동 시퀀스에 따른 타이밍 제어 데이터가 저장되어 있다. 여기서, 전력 제어부(63)와 이.이.피.롬(E.E.P.R.O.M, 64a)에 저장되는 서브필드들(도 4의 SF1 내지 SF8) 각각에 설정된 유지-방전 펄스 수(NS)는 서브필드들(SF1 내지 SF8) 각각의 계조 가중치의 실제 휘도를 얻을 수 있도록 실험에 의하여 설정된다. 이에 따라, 각각의 서브필드(SF1 내지 SF8)의 계조 가중치와 그 실제 휘도가 정비례할 수 있으므로, 표시되는 영상의 계조의 선형성이 높아질 수 있다.
전력 제어부(63)로부터의 방전횟수 제어 데이터(APC)와 이.이.피.롬 (E.E.P.R.O.M, 64a)으로부터의 타이밍 제어 데이터는 I2C 직렬통신 인터페이스(64b)를 통하여 타이밍-신호 발생기(64c)에 입력된다. 타이밍-신호 발생기(64c)는 입력된 방전횟수 제어 데이터(APC)와 타이밍 제어 데이터에 따라 동작하여 타이밍-신호를 발생시킨다. XY 제어부(64)는, 타이밍-신호 발생기(64c)로부터의 타이밍-신호에 따라 동작하여, X 구동 제어 신호(SX) 및 Y 구동 제어 신호(SY)를 출력한다.
도 7a는 도 6의 논리 제어부(52)에서 서브필드 행렬부(722)에 입력되는 프레임 데이터를 보여주는 도면이다. 도 7a를 참조하면, 서브필드 행렬부(722)에 입력되는 각각 16 비트의 영상 데이터(R, G, B)는 서로 다른 서브필드의 데이터가 동시에 입력되는 구조를 가진다. 도 7b는 도 6의 논리 제어부(52)에서 서브필드 행렬부(722)로부터 출력되는 프레임 데이터를 보여주는 도면이다. 도 7b를 참조하면, 서브필드 행렬부(722)로부터 출력되는 각각 16 비트의 영상 데이터(R, G, B)는 서로 같은 서브필드의 데이터가 동시에 입력되는 구조를 가진다.
도 8은 도 6의 논리 제어부(52)에서 행렬 버퍼부(723)의 내부 구성을 보여준다. 도 9를 참조하면, 행렬 버퍼부(723)는 적색용 지연 소자(11R), 녹색용 지연 소자(11G) 및 청색용 지연 소자(11B)를 포함한다. 적색용 지연 소자(11R)는 서브필드 행렬부(도 7의 722)로부터 입력되는 16 비트의 적색 영상 데이터(R)를 16 개의 클럭 펄스들의 입력 시간만큼 지연하여 제1 내지 제16 비트의 위치로 출력한다. 한편, 서브필드 행렬부(722)로부터 입력되는 16 비트의 적색 영상 데이터(R)는 제17 내지 제32 비트의 위치로 직접 출력된다. 이에 따라, 서브필드 행렬부(722)로부터의 16 비트의 적색 영상 데이터(R)는 32 비트의 적색 영상 데이터(R)로서 출력된다. 이와 같은 동작은 녹색 및 청색 영상 데이터(G, B)에 대해서도 동일하게 적용된다. 여기서, 각각의 지연 소자(11R, 11G, 11B)에는 동일한 리셋 신호(RS), 클럭 신호(CLK40), 제2 수직 동기 신호(VSYNC2) 및 제2 수평 동기 신호(HSYNC2)가 입력된다.
도 9는 도 5의 플라즈마 표시 장치에서 표시 패널의 전극 라인들에 인가되는 구동 신호들을 보여준다. 도 9에서 참조부호 SAR1..ABm은 각 어드레스 전극 라인(도 1의 AR1, AG1, ..., AGm, ABm)에 인가되는 구동 신호를, S X1..Xn은 X 전극 라인들(도 1의 X1, ...Xn)에 인가되는 구동 신호를, 그리고 SY1, ..., SYn 은 각 Y 전극 라인(도 1의 Y1, ...Yn)에 인가되는 구동 신호를 가리킨다. 도 10은 도 9의 리셋팅 시간(R)에서 모든 Y 전극 라인들(Y1, ...Yn)에 점진적인 상승 전압이 인가된 직후 시점(t3)에서 의 어느 한 디스플레이 셀의 벽전하 분포를 보여준다. 도 11은 도 9의 리셋팅 시간(R)의 종료 시점(t4)에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여준다. 도 10 및 11에서 도 2와 동일한 참조 부호는 동일한 기능의 대상을 가리킨다.
도 9를 참조하면, 단위 서브-필드(SF)의 리셋팅 시간(R)의 제1 시간(t1 ~ t2)에서는, 먼저 X 전극 라인들(X1, ..., Xn)에 인가되는 전압을 접지 전압(V G)으로부터 제2 전압(VS) 예를 들어, 155 볼트(V)까지 지속적으로 상승시킨다. 여기서, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm )에는 접지 전압(VG)이 인가된다. 이에 따라, X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1 , ..., Yn) 사이, 및 X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(A 1, ..., Am) 사이에 약한 방전이 일어나면서 X 전극 라인들(X1, ..., Xn) 주위에 부극성의 벽전하들이 형성된다.
벽전하 축적 시간으로서의 제2 시간(t2 ~ t3)에서는, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 제2 전압(VS) 예를 들어, 155 볼트(V)부터 제2 전압(VS)보다 제4 전압(VSET)만큼 더 높은 제1 전압(VSET+VS ) 예를 들어, 355 볼트(V)까지 지속적으로 상승된다. 여기서, X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다. 이에 따라, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn) 사이에 약한 방전이 일어나는 한편, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., A Bm) 사이에 더욱 약한 방전이 일어난다. 여기서, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm) 사이의 방전보다 Y 전극 라인들(Y1, ..., Yn )과 X 전극 라인들(X1, ..., Xn) 사이의 방전이 더 강해지는 이유는, X 전극 라인들(X1, ..., Xn ) 주위에 부극성의 벽전하들이 형성되어 있었기 때문이다. 이에 따라, Y 전극 라인들(Y1, ..., Yn) 주위에는 부극성 벽전하들이 많이 형성되고, X 전극 라인들(X1, ..., X n) 주위에는 정극성의 벽전하들이 형성되며, 어드레스 전극 라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 적게 형성된다(도 10 참조).
벽전하 배분 시간으로서의 제3 시간(t3 ~ t4)에서는, X 전극 라인들(X1, ..., Xn)에 인가되는 전압이 제2 전압(VS)으로 유지된 상태에서, Y 전극 라인들(Y 1, ..., Yn)에 인가되는 전압이 제2 전압(VS)으로부터 제3 전압으로서의 접지 전압(V G)까지 지속적으로 하강된다. 여기서, 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다. 이에 따라, X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn) 사이의 약한 방전으로 인하여, Y 전극 라인들(Y1, ..., Yn) 주위의 부극성의 벽전하들의 일부가 X 전극 라인들(X1, ..., Xn) 주위로 이동한다(도 11 참조). 이에 따라, X 전극 라인들(X1, ..., Xn)의 벽전위(wall electric-potential)가 어드레스 전극 라인들(AR1, ..., ABm)의 벽전위보다 낮고 Y 전극 라인들(Y1 , ..., Yn)의 벽전위보다 높아진다. 이에 따라, 이어지는 어드레싱 시간(A)에서 선택된 어드레스 전극 라인들과 Y 전극 라인 사이의 대향 방전에 요구되는 어드레싱 전압(VA-VG)이 낮아질 수 있다. 한편, 모든 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가되므로, 어드레스 전극 라인들(AR1, ..., ABm)은 X 전극 라인들(X 1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)에 대하여 방전을 수행하고, 이 방전으로 인하여 어드레스 전극 라인들(AR1, ..., ABm) 주위의 정극성의 벽전하들이 소멸한다(도 11 참조).
이어지는 어드레싱 시간(A)에서, 어드레스 전극 라인들에 표시 데이터 신호가 인가되고, 제2 전압(VS)보다 낮은 제5 전압(VSCAN)으로 바이어싱된 Y 전극 라인들(Y1, ..., Yn)에 접지 전압(VG)의 주사 신호가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 각 어드레스 전극 라인(AR1, ..., ABm)에 인가되는 표시 데이터 신호는 디스플레이 셀을 선택할 경우에 정극성 어드레싱 전압(VA)이, 그렇지 않을 경우에 접지 전압(VG)이 인가된다. 이에 따라 접지 전압(VG)의 주사 펄스가 인가되는 동안에 정극성 어드레싱 전압(VA)의 표시 데이터 신호가 인가되 면 상응하는 디스플레이 셀에서 어드레싱 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 디스플레이 셀에서는 벽전하들이 형성되지 않는다. 여기서, 보다 정확하고 효율적인 어드레싱 방전을 위하여, X 전극 라인들(X1, ...Xn)에 제2 전압(V S)이 유지된다.
이어지는 유지-방전 시간(S)에서는, 모든 Y 전극 라인들(Y1, ...Yn)과 X 전극 라인들(X1, ...Xn)에 제2 전압(VS)의 유지-방전 펄스들이 교호하게 인가되어, 상응하는 어드레싱 시간(A)에서 벽전하들이 형성된 디스플레이 셀들에서 유지-방전를 위한 방전을 일으킨다. 이 유지-방전 시간(S)에 각 서브필드(SF) 별로 사용될 기준 펄스 수의 설정 방법은 도 4 내지 6을 참조하여 설명된 바와 같다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.
이상 설명된 바와 같이, 본 발명에 따른 방전 표시 패널의 구동 방법에 의하면, 각각의 서브필드의 계조 가중치와 그 실제 휘도가 정비례할 수 있으므로, 표시되는 영상의 계조의 선형성이 높아질 수 있다.

Claims (2)

  1. 단위 프레임이 복수의 서브필드들에 의하여 시분할 구동되고, 상기 각각의 서브필드가 리셋팅, 어드레싱, 및 유지-방전 시간들을 포함하며, 상기 유지-방전 시간들 각각에 유지-방전 펄스 수가 설정되는 방전 표시 패널의 구동 방법에 있어서,
    상기 유지-방전 시간들 각각에 설정된 유지-방전 펄스 수가, 상기 각각의 서브필드의 계조 가중치에 정비례하도록 설정되지 않고, 상기 각각의 서브필드의 계조 가중치의 실제 휘도를 얻을 수 있도록 실험에 의하여 설정되는 방전 표시 패널의 구동 방법.
  2. 제1항에 있어서,
    각각의 프레임의 부하율에 반비례하여 상기 유지-방전 펄스 수가 변하는 방전 표시 패널의 구동 방법.
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