KR100537626B1 - 어드레싱 전력이 효과적으로 절감된 방전 표시 장치 - Google Patents

어드레싱 전력이 효과적으로 절감된 방전 표시 장치 Download PDF

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Abstract

본 발명에 따른 방전 표시 장치에서는, 설정 유지-방전 횟수를 가진 단위 프레임이 설정 개수의 서브필드들로 시분할되어 표시된다. 여기에서, 어느 한 단위 프레임의 영상 패턴이 설정 패턴인 경우, 상기 어느 한 단위 프레임에 대하여 상기 설정 유지-방전 횟수가 적용되면서 상기 어느 한 단위 프레임의 서브필드들의 개수가 상기 설정 개수보다 적어진다.

Description

어드레싱 전력이 효과적으로 절감된 방전 표시 장치{Discharge display apparatus wherein addressing electric-power is effectively reduced}
본 발명은, 방전 표시 장치에 관한 것으로서, 보다 상세하게는, 단위 프레임이 설정 개수의 서브필드들로 시분할되어 표시되는 방전 표시 장치에 관한 것이다.
통상적인 방전 디스플레이 장치 예를 들어, 플라즈마 디스플레이 장치에 있어서, 단위 프레임이 설정 개수의 서브필드들로 시분할되어 표시된다(미국 특허 제5,541,618호 참조). 각각의 서브필드에서는 리셋(reset), 어드레싱 (addressing), 및 유지-방전(display-sustain) 주기들이 순차적으로 진행된다. 리셋 주기에서는 모든 방전 셀들의 전하 상태들이 균일해진다. 어드레싱 주기에서는, 선택된 방전 셀들에 설정 벽전압이 생성된다. 유지-방전 주기에서는, 어드레싱 주기에서 설정 벽전압이 형성된 방전 셀들에서 유지-방전이 일어난다.
한편, 상기와 같은 통상적인 방전 디스플레이 장치에 있어서, 어느 한 단위 프레임의 영상 패턴이 특정한 패턴을 갖는 경우에 구동 회로에서의 스위칭 횟수가 급증하여 어드레싱 전력이 급증하는 문제점이 있다.
본 발명의 목적은, 프레임들 각각의 특정한 영상 패턴으로 인하여 어드레싱 전력이 급증함을 효과적으로 방지할 수 있는 방전 디스플레이 장치를 제공하는 것이다.
상기 목적을 이루기 위한 본 발명의 방전 표시 장치에서는, 설정 유지-방전 횟수를 가진 단위 프레임이 설정 개수의 서브필드들로 시분할되어 표시된다. 여기에서, 어느 한 단위 프레임의 영상 패턴이 설정 패턴인 경우, 상기 어느 한 단위 프레임에 대하여 상기 설정 유지-방전 횟수가 적용되면서 상기 어느 한 단위 프레임의 서브필드들의 개수가 상기 설정 개수보다 적어진다.
본 발명의 상기 방전 표시 장치에 의하면, 구동 회로에서의 스위칭 횟수가 급증하게 하는 특정 영상 패턴이 상기 설정 패턴으로 되는 경우, 상기 특정 영상 패턴이 조작되지 않음에도 불구하고 상기 구동 회로에서의 스위칭 횟수가 대폭 줄어들 수 있다. 즉, 상기 특정 영상 패턴이 정상적으로 디스플레이됨에도 불구하고 상기 특정 영상 패턴으로 인하여 어드레싱 전력이 급증함을 방지할 수 있다.
이하, 본 발명에 따른 바람직한 실시예가 상세히 설명된다.
도 1은 본 발명에 따른 방전 표시 패널로서의 3-전극 면방전 방식의 플라즈마 표시 패널의 구조를 보여준다. 도 2는 도 1의 패널의 한 셀의 예를 보여준다. 도 1 및 2를 참조하면, 본 발명에 따른 면방전 플라즈마 표시 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, ..., ABm), 유전체층(11, 15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X1, ..., X n), 형광체(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(AR1, ..., ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 하부 유전체층(15)은 어드레스 전극 라인들(AR1, ..., ABm )의 앞쪽에서 전면(全面) 도포된다. 하부 유전체층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(AR1, ..., ABm)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 셀의 방전 영역을 구획하고 각 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광체(16)는, 격벽(17)들 사이에 도포된다.
X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, ..., ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 셀을 설정한다. 각 X 전극 라인(X1, ..., Xn )과 각 Y 전극 라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(도 2의 Xnb, Ynb)이 결합되어 형성된다. 앞쪽 유전체층(11)은 X 전극 라인들(X 1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
도 3은 도 1의 플라즈마 표시 패널을 구동하는 방식을 보여준다. 도 3을 참조하면, 모든 단위 프레임들 각각은 시분할 계조 표시를 실현하기 위하여 8 개의 서브-필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브-필드(SF1, ..., SF8)는 리셋팅 주기(R1, ..., R8), 어드레싱 주기(A1, ..., A8), 및 유지-방전 주기(S1, ..., S8)로 분할된다.
모든 표시 셀들의 방전 조건들은 각 리셋팅 주기(R1, ..., R8)에서 균일해지면서 동시에 다음 단계에서 수행될 어드레싱에 적합해지도록 된다.
각 어드레싱 주기(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 AR1, ..., ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Y n)에 상응하는 주사 펄스가 순차적으로 인가된다. 이에 따라 주사 펄스가 인가되는 동안에 높은 레벨의 표시 데이터 신호가 인가되면 상응하는 방전셀에서 어드레싱 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다.
각 유지-방전 주기(S1, ..., S8)에서는, 모든 Y 전극 라인들(Y1, ..., Yn)과 모든 X 전극 라인들(X1, ..., Xn)에 유지-방전용 펄스가 교호하게 인가되어, 상응하는 어드레싱 주기(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다. 따라서 플라즈마 표시 패널의 휘도는 단위 프레임에서 차지하는 유지-방전 주기(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 유지-방전 주기(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.
여기서, 제1 서브-필드(SF1)의 유지-방전 주기(S1)에는 20에 상응하는 시간(1T)이, 제2 서브-필드(SF2)의 유지-방전 주기(S2)에는 21에 상응하는 시간(2T)이, 제3 서브-필드(SF3)의 유지-방전 주기(S3)에는 22에 상응하는 시간(4T)이, 제4 서브-필드(SF4)의 유지-방전 주기(S4)에는 23에 상응하는 시간(8T)이, 제5 서브-필드(SF5)의 유지-방전 주기(S5)에는 24에 상응하는 시간(16T)이, 제6 서브-필드(SF6)의 유지-방전 주기(S6)에는 25에 상응하는 시간(32T)이, 제7 서브-필드(SF7)의 유지-방전 주기(S7)에는 26에 상응하는 시간(64T)이, 그리고 제8 서브-필드(SF8)의 유지-방전 주기(S8)에는 27에 상응하는 시간(128T)이 각각 설정된다.
이에 따라, 8 개의 서브-필드들중에서 표시될 서브-필드를 적절히 선택하면, 어느 서브-필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 표시가 수행될 수 있다.
한편, 어느 한 단위 프레임의 영상 패턴이 설정된 특정 패턴인 경우, 상기 어느 한 단위 프레임에 대하여 설정 유지-방전 횟수가 변하지 않으면서 상기 어느 한 단위 프레임의 서브필드들의 개수가 설정 개수(8)보다 적어진다. 이에 따라, 구동 회로에서의 스위칭 횟수가 급증하게 하는 특정 영상 패턴이 상기 설정 패턴으로 되는 경우, 상기 특정 영상 패턴이 조작되지 않음에도 불구하고 상기 구동 회로에서의 스위칭 횟수가 대폭 줄어들 수 있다. 즉, 상기 특정 영상 패턴이 정상적으로 디스플레이됨에도 불구하고 상기 특정 영상 패턴으로 인하여 어드레싱 전력이 급증함을 방지할 수 있다.
도 4를 참조하면, 본 발명에 따른 방전 표시 장치로서의 플라즈마 표시 장치는 방전 표시 패널로서의 플라즈마 표시 패널(1), 영상 처리부(56), 논리 제어부(52), 어드레스 구동부(53), X 구동부(54) 및 Y 구동부(55)를 포함한다. 방전 표시 패널로서의 플라즈마 표시 패널(1)의 구성은 도 1을 참조하여 설명된 바와 같다. 영상 처리부(56)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다.
논리 제어부(52)는 영상 처리부(56)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 여기에서, 어느 한 단위 프레임의 영상 패턴이 설정된 특정 패턴인 경우, 상기 어느 한 단위 프레임에 대하여 설정 유지-방전 횟수가 변하지 않으면서 상기 어느 한 단위 프레임의 서브필드들의 개수가 설정 개수(도 3의 경우, 8)보다 적어진다. 이에 따라, 어드레스 구동부(53)에서의 스위칭 횟수가 급증하게 하는 특정 영상 패턴이 상기 설정 패턴으로 되는 경우, 상기 특정 영상 패턴이 조작되지 않음에도 불구하고 어드레스 구동부(53)에서의 스위칭 횟수가 대폭 줄어들 수 있다. 즉, 상기 특정 영상 패턴이 정상적으로 디스플레이됨에도 불구하고 상기 특정 영상 패턴으로 인하여 어드레싱 전력이 급증함을 방지할 수 있다. 이와 관련된 내용은 도 5 내지 7을 참조하여 보다 상세히 설명될 것이다.
어드레스 구동부(53)는, 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(54)는 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(S X)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(55)는 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.
도 5를 참조하면, 도 4의 장치의 논리 제어부(52)는 클럭 버퍼(65), 동기 조정부(626), 감마 정정부(610), 백색-균형 제어부(612), 선입선출(First-In First-Out) 메모리(611), 오차 확산부(613), 서브필드 개수 제어부(69), 서브필드 발생부(621), 서브필드 행렬부(622), 행렬 버퍼부(623), 메모리 제어부(624), 프레임-메모리들(RFM1, ..., BFM3), 재배열부(625), 평균신호레벨 검출부(631), 유지-방전 전력 제어부(632), 이.이.피.롬(E.E.P.R.O.M, 64a), I2C 직렬통신 인터페이스(64b), 타이밍-신호 발생기(64c), 및 XY 제어부(64)를 포함한다.
클럭 버퍼(65)는 영상 처리부(도 5의 56)로부터의 26 메가-헬쯔(MHz)의 클럭 신호(CLK26)를 40 메가-헬쯔(MHz)의 클럭 신호(CLK40)로 변환시켜 출력한다. 동기 조정부(626)에는, 클럭 버퍼(65)로부터의 40 메가-헬쯔(MHz)의 클럭 신호(CLK40), 외부로부터의 초기화 신호(RS), 영상 처리부(도 5의 56)로부터의 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)가 입력된다. 이 동기 조정부(626)는, 입력된 수평 동기 신호(HSYNC)가 소정의 클럭 개수만큼 각각 지연된 수평 동기 신호들(HSYNC1 , HSYNC2, HSYNC3)을 출력하는 한편, 입력된 수직 동기 신호(VSYNC)가 소정의 클럭 개수만큼 각각 지연된 수직 동기 신호들(VSYNC2, VSYNC3)을 출력한다.
감마 정정부(610)에 입력되는 영상 데이터(R, G, B)는 음극선관의 비선형 입출력 특성을 보정하기 위하여 역방향 비선형 입출력 특성을 가지고 있다. 따라서 감마 정정부(610)는 이러한 역방향 비선형 입출력 특성의 영상 데이터(R, G, B)가 선형 입출력 특성을 갖도록 정정한다. 이 정정 과정으로 인하여 감마 정정부(610)로부터의 출력은 색상 별 12 비트로 확대된다. 백색-균형 제어부(612)는 선입선출 메모리(611)를 이용하여 감마 정정부(610)로부터의 영상 데이터(R, G, B)가 백색 균형이 되도록 조정한다. 오차 확산부(613)는 오차 확산 기법을 사용하여 백색-균형 제어부(612)로부터의 색상 별 12 비트의 영상 데이터를 색상 별 8 비트의 영상 데이터로 복원시킨다.
서브필드 개수 제어부(69)는 오차 확산부(613)로부터의 영상 데이터에 따라 서브-필드 개수의 데이터를 서브필드 발생부(621)와 타이밍-신호 발생기(64c)에 전송한다. 도 3의 구동 방식이 사용된 경우, 서브필드 개수 제어부(69)에 입력된 프레임의 영상 패턴이 설정된 특정 패턴이 아닌 정상 패턴인 경우, "8"의 데이터가 출력된다. 하지만, 서브필드 개수 제어부(69)에 입력된 프레임의 영상 패턴이 설정된 특정 패턴인 경우, "4"의 데이터가 출력된다. 이에 따라, 특정 영상 패턴이 조작되지 않음에도 불구하고 어드레스 구동부(도 4의 53)에서의 스위칭 횟수가 절반으로 줄어들 수 있다. 즉, 상기 특정 영상 패턴이 정상적으로 디스플레이됨에도 불구하고 상기 특정 영상 패턴으로 인하여 어드레싱 전력이 급증함을 방지할 수 있다. 설정된 특정 패턴들에 대해서는 도 6 및 7을 참조하여 상세히 설명될 것이다.
서브필드 발생부(621)는 각각 8 비트의 영상 데이터(R, G, B)를 서브필드 개수에 상응하는 비트 수의 영상 데이터(R, G, B)로 변환시킨다. 예를 들어, 단위 프레임에 14 개의 서브필드들로써 계조 구동을 하는 경우, 각각 8 비트의 영상 데이터(R, G, B)를 각각 14 비트의 영상 데이터(R, G, B)로써 변환한 후, 데이터 전송 오차를 줄이기 위하여 최대값 비트(MSB) 및 최소값 비트(Least Significant Bit)의 무효 데이터 '0'을 추가하여 16 비트의 영상 데이터(R, G, B)를 출력한다.
서브필드 행렬부(622)는, 서로 다른 서브필드의 데이터가 동시에 입력되는 16 비트의 영상 데이터(R, G, B)를 재배열하여, 서로 같은 서브필드의 데이터가 동시에 출력되게 한다. 행렬 버퍼부(623)는 서브필드 행렬부(622)로부터의 16 비트의 영상 데이터(R, G, B)를 처리하여 32 비트의 영상 데이터(R, G, B)로서 출력한다.
메모리 제어부(624)는, 3 개의 적색(R)용 프레임-메모리들(RFM1, RFM2, RFM3)을 제어하기 위한 적색용 메모리 제어부, 3 개의 녹색(G)용 프레임-메모리들(GFM1, GFM2, GFM3)을 제어하기 위한 녹색용 메모리 제어부, 및 3 개의 청색(B)용 프레임-메모리들(BFM1, BFM2, BFM3)을 제어하기 위한 청색용 메모리 제어부를 포함한다. 메모리 제어부(624)로부터의 프레임 데이터는 프레임 단위로 지속적으로 출력되어 재배열부(625)에 입력된다. 도 6에서 참조 부호 EN은 메모리 제어부(624)의 데이터 출력을 제어하기 위하여 XY 제어부(64)로부터 생성되어 메모리 제어부(624)에 입력되는 인에이블(enable) 신호를 가리킨다. 또한, 참조부호 SSYNC는 메모리 제어부(624) 및 재배열부(625)에서의 32 비트 슬롯(slot) 단위의 데이터 입출력을 제어하기 위하여 XY 제어부(64)로부터 생성되어 메모리 제어부(624) 및 재배열부(625)에 입력되는 슬롯 동기 신호를 가리킨다. 재배열부(625)는 메모리 제어부(624)로부터의 32 비트의 영상 데이터(R, G, B)를 어드레스 구동부(도 5의 53)의 입력 형식에 맞도록 재배열하여 출력한다.
한편, 평균신호레벨 검출부(631)는 백색-균형 제어부(612)로부터의 각각 12 비트의 영상 데이터(R, G, B)로부터 프레임 단위로 평균 신호 레벨(ASL)을 검출하여 유지-방전 전력 제어부(632)에 입력시킨다.
유지-방전 전력 제어부(632)는, 각각의 서브필드에 할당된 계조 가중치에 비례하면서 각각의 프레임의 평균 신호 레벨(ASL)에 반비례하도록 각 프레임의 유지-방전 펄스 수(NS)를 설정하여 방전 횟수 데이터(NS)를 출력한다(도 8 참조).
이.이.피.롬(E.E.P.R.O.M, 64a)에는 X 전극 라인들(도 1의 X1, ..., Xn)과 Y 전극 라인들(도 1의 Y1, ..., Yn)의 구동 시퀀스에 따른 타이밍 제어 데이터가 저장되어 있다.
유지-방전 전력 제어부(632)로부터의 방전 횟수 데이터(NS)와 이.이.피.롬 (E.E.P.R.O.M, 64a)으로부터의 타이밍 제어 데이터는 I2C 직렬통신 인터페이스(64b)를 통하여 타이밍-신호 발생기(64c)에 입력된다. 또한, 서브필드 개수 제어부(69)로부터의 서브필드 개수 데이터(DSN)가 타이밍-신호 발생기(64c)에 입력된다. 타이밍-신호 발생기(64c)는 입력된 방전 횟수 데이터(NS), 타이밍 제어 데이터, 및 서브필드 개수 데이터(DSN)에 따라 동작하여 타이밍-신호를 발생시킨다.
여기에서, 단위 프레임의 설정 유지-방전 펄스 수는 항상 일정하다. 따라서, 서브필드 개수 제어부(69)로부터의 서브필드 개수가 줄어든 경우, 각 서브필드의 유지-방전 펄스 수는 상대적으로 증가한다. 예를 들어, 평균 신호 레벨이 50 %인 프레임의 설정 유지-방전 횟수가 1024 회이고, 특정 패턴이 아닌 정상 프레임의 설정 서브필드 개수가 8이며, 상기 특정 프레임에서의 서브필드 개수기 4인 경우, 각 서브필드의 유지-방전 횟수가 아래의 표 1에 제시된다.
SF1 SF2 SF3 SF4 SF5 SF6 SF7 SF8
정상 프레임 4 8 16 32 64 128 256 512
특정 프레임 68 136 272 544
따라서, 특정 영상 패턴이 조작되지 않음에도 불구하고 어드레스 구동부(도 4의 53)에서의 스위칭 횟수가 절반으로 줄어들 수 있다. 즉, 상기 특정 영상 패턴이 정상적으로 디스플레이됨에도 불구하고 상기 특정 영상 패턴으로 인하여 어드레싱 전력이 급증함을 방지할 수 있다.
XY 제어부(64)는, 타이밍-신호 발생기(64c)로부터의 타이밍-신호에 따라 동작하여, X 구동 제어 신호(SX) 및 Y 구동 제어 신호(SY)를 출력한다.
도 6을 참조하여, 도 5의 서브필드 개수 제어부(69)에서 적용하는 설정 패턴의 일 예를 설명하면 다음과 같다. 단위 프레임(FR)의 모든 방전 셀들 각각의 계조가 최고 계조 및 최저 계조 중에서 어느 하나이고, 평균 신호 레벨이 50 %이다. 또한, 수직 방향으로 동일한 데이터 라인을 형성하는 방전 셀들에 대하여 최고 계조 및 최저 계조가 교호하게 반복된다. 또한, 동일한 주사 라인을 형성하는 방전 셀들에 대하여 최고 계조 및 최저 계조가 교호하게 반복된다.
도 7을 참조하여, 도 5의 서브필드 개수 제어부(69)에서 적용하는 설정 패턴의 또다른 예를 설명하면 다음과 같다. 단위 프레임(FR)의 모든 방전 셀들 각각의 계조가 최고 계조 및 최저 계조 중에서 어느 하나이고, 평균 신호 레벨이 50 %이다. 또한, 수직 방향으로 동일한 데이터 라인을 형성하는 방전 셀들에 대하여 최고 계조 및 최저 계조가 교호하게 반복된다. 또한, 동일한 주사 라인을 형성하는 방전 셀들이 서로 동일한 계조를 갖는다.
도 8은 도 5의 유지-방전 전력 제어부(632)의 제어 알고리듬을 보여준다. 도 8을 참조하면, 유지-방전 전력 제어부(632)는, 각각의 서브필드에 할당된 계조 가중치에 비례하면서 각각의 프레임의 평균 신호 레벨(ASL)에 반비례하도록 각 프레임의 유지-방전 펄스 수(NS)를 설정하여 방전 횟수 데이터(NS)를 출력한다
도 9a는 도 5의 서브필드 행렬부(622)에 입력되는 프레임 데이터를 보여준다. 도 9a를 참조하면, 서브필드 행렬부(622)에 입력되는 각각 16 비트의 영상 데이터(R, G, B)는 서로 다른 서브필드의 데이터가 동시에 입력되는 구조를 가진다. 도 9b는 도 5의 서브필드 행렬부(622)로부터 출력되는 프레임 데이터를 보여준다. 도 9b를 참조하면, 서브필드 행렬부(622)로부터 출력되는 각각 16 비트의 영상 데이터(R, G, B)는 서로 같은 서브필드의 데이터가 동시에 입력되는 구조를 가진다.
도 10은 도 5의 행렬 버퍼부(623)의 내부 구성을 보여준다. 도 10을 참조하면, 행렬 버퍼부(623)는 적색용 지연 소자(11R), 녹색용 지연 소자(11G) 및 청색용 지연 소자(11B)를 포함한다. 적색용 지연 소자(11R)는 서브필드 행렬부(도 7의 722)로부터 입력되는 16 비트의 적색 영상 데이터(R)를 16 개의 클럭 펄스들의 입력 시간만큼 지연하여 제1 내지 제16 비트의 위치로 출력한다. 한편, 서브필드 행렬부(722)로부터 입력되는 16 비트의 적색 영상 데이터(R)는 제17 내지 제32 비트의 위치로 직접 출력된다. 이에 따라, 서브필드 행렬부(722)로부터의 16 비트의 적색 영상 데이터(R)는 32 비트의 적색 영상 데이터(R)로서 출력된다. 이와 같은 동작은 녹색 및 청색 영상 데이터(G, B)에 대해서도 동일하게 적용된다. 여기서, 각각의 지연 소자(11R, 11G, 11B)에는 동일한 리셋 신호(RS), 클럭 신호(CLK40), 제2 수직 동기 신호(VSYNC2) 및 제2 수평 동기 신호(HSYNC2)가 입력된다.
이상 설명된 바와 같이, 본 발명에 따른 방전 표시 장치에 의하면, 어느 한 단위 프레임의 영상 패턴이 설정된 특정 패턴인 경우, 상기 어느 한 단위 프레임에 대하여 설정 유지-방전 횟수가 변하지 않으면서 상기 어느 한 단위 프레임의 서브필드들의 개수가 설정 개수보다 적어진다. 이에 따라, 구동 회로에서의 스위칭 횟수가 급증하게 하는 특정 영상 패턴이 상기 설정 패턴으로 되는 경우, 상기 특정 영상 패턴이 조작되지 않음에도 불구하고 구동 회로에서의 스위칭 횟수가 대폭 줄어들 수 있다. 즉, 상기 특정 영상 패턴이 정상적으로 디스플레이됨에도 불구하고 상기 특정 영상 패턴으로 인하여 어드레싱 전력이 급증함이 방지될 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.
도 1은 본 발명에 따른 방전 표시 패널로서의 3-전극 면방전 방식의 플라즈마 표시 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 패널의 단위 셀의 구성을 보여주는 단면도이다.
도 3은 도 1의 플라즈마 표시 패널을 구동하는 방식을 보여주는 타이밍도이다.
도 4는 본 발명에 따른 방전 표시 장치로서의 플라즈마 표시 장치를 전체적으로 보여주는 블록도이다.
도 5는 도 4의 플라즈마 표시 장치에서 논리 제어부의 내부 구성을 보여주는 블록도이다.
도 6은 도 5의 서브필드 개수 제어부에서 적용하는 설정 패턴의 일 예를 보여주는 도면이다.
도 7은 도 5의 서브필드 개수 제어부에서 사용하는 설정 패턴의 또다른 예를 보여주는 도면이다.
도 8은 도 5의 유지-방전 전력 제어부의 제어 알고리듬을 보여주는 그래프이다.
도 9a는 도 5의 서브필드 행렬부에 입력되는 프레임 데이터를 보여주는 도면이다.
도 9b는 도 5의 서브필드 행렬부로부터 출력되는 프레임 데이터를 보여주는 도면이다.
도 10은 도 5의 행렬 버퍼부의 내부 구성을 보여주는 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
1...플라즈마 표시 패널, 10...앞쪽 글라스 기판,
11, 15...유전체층, 12...보호층,
13...뒤쪽 글라스 기판, 14...방전 공간,
16...형광체, 17...격벽,
X1, ..., Xn...X 전극 라인, Y1, ..., Yn...Y 전극 라인,
AR1, ..., ABm...어드레스 전극 라인, Xna, Yna...투명 전극 라인,
Xnb, Ynb...금속 전극 라인,
SF1, ...SF8, SF1, ...SF8...서브-필드,
52...논리 제어부, 53...어드레스 구동부,
54...X 구동부, 55...Y 구동부,
56...영상 처리부, 610...감마 정정부,
611...선입선출 메모리, 612...백색-균형 제어부,
613...오차 확산부, 69...서브필드 개수 제어부,
621...서브필드 발생부, 622...서브필드 행렬부, 623...행렬 버퍼부, 624...메모리 제어부,
RFM1, RFM2, RFM3...적색용 프레임-메모리들,
GFM1, GFM2, GFM3...녹색용 프레임-메모리들,
BFM1, BFM2, BFM3...청색용 프레임-메모리들,
625...재배열부, 626...동기 조정부,
631...평균신호레벨 검출부, 632...유지-방전 전력 제어부,
64a...이.이.피.롬(E.E.P.R.O.M), 64b...I2C 직렬통신 인터페이스,
64c..타이밍-신호 발생기, 64...XY 제어부,
65...클럭 버퍼, 11R, 11G, 11B...지연 소자들.

Claims (5)

  1. 설정 유지-방전 횟수를 가진 단위 프레임이 설정 개수의 서브필드들로 시분할되어 표시되는 방전 표시 장치에 있어서,
    어느 한 단위 프레임의 영상 패턴이 설정 패턴인 경우, 상기 어느 한 단위 프레임에 대하여 상기 설정 유지-방전 횟수가 적용되면서 상기 어느 한 단위 프레임의 서브필드들의 개수가 상기 설정 개수보다 적어지는 방전 표시 장치.
  2. 제1항에 있어서, 상기 설정 패턴에서,
    모든 방전 셀들 각각의 계조가 최고 계조 및 최저 계조 중에서 어느 하나이고,
    동일한 데이터 라인을 형성하는 방전 셀들에 대하여 최고 계조 및 최저 계조가 교호하게 반복되는 방전 표시 장치.
  3. 제2항에 있어서, 상기 설정 패턴에서,
    동일한 주사 라인을 형성하는 방전 셀들에 대하여 최고 계조 및 최저 계조가 교호하게 반복되는 방전 표시 장치.
  4. 제3항에 있어서, 상기 설정 패턴에서,
    동일한 주사 라인을 형성하는 방전 셀들이 서로 동일한 계조를 갖는 방전 표시 장치.
  5. 제1항에 있어서, 상기 서브필드들 각각이,
    모든 표시 셀들의 방전 조건들이 균일해지는 리셋팅 주기;
    선택된 표시 셀들에서 설정 벽전압이 발생되는 어드레싱 주기, 및
    상기 어드레싱 주기에서 설정 벽전압이 발생된 표시 셀들에서 유지-방전이 일어나는 유지-방전 주기를 포함한 방전 표시 장치.
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