KR100467700B1 - 유지 펄스들의 개수를 조절하여 플라즈마 디스플레이장치의 과열을 억제하는 방법 - Google Patents

유지 펄스들의 개수를 조절하여 플라즈마 디스플레이장치의 과열을 억제하는 방법 Download PDF

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Abstract

본 발명은, 디스플레이 방전을 수행할 셀들에 벽전하들이 형성되는 어드레스 주기, 및 모든 셀들에 교호하는 유지 펄스들이 인가되어 어드레스 주기에서 벽전하들이 형성된 셀들에서 디스플레이 방전이 일어나는 유지-방전 주기가 단위 서브-필드를 형성하고, 단위 서브-필드들의 조합이 단위 프레임을 형성하는 플라즈마 디스플레이 장치의 과열을 억제하는 방법이다. 이 방법은, 유지-방전 주기에서의 유지 펄스들의 개수가 플라즈마 디스플레이 패널의 모든 셀들의 개수에 대한 디스플레이될 셀들의 개수의 비율인 부하율에 반비례하도록 유지 펄스들의 개수를 조정하는 단계를 포함한다. 또한, 플라즈마 디스플레이 장치의 평균 온도를 주기적으로 구하는 단계가 포함된다. 그리고, 평균 온도가 한계 온도 이상이면, 부하율에 대한 유지 펄스들의 개수의 비율을 낮추는 단계가 포함된다.

Description

유지 펄스들의 개수를 조절하여 플라즈마 디스플레이 장치의 과열을 억제하는 방법{Method to suppress overheating of plasma display apparatus by regulating number of sustain pulses}
본 발명은, 플라즈마 디스플레이 장치의 과열을 억제하는 방법에 관한 것으로서, 보다 상세하게는, 어드레스 주기 및 유지-방전 주기가 단위 서브-필드를 형성하고, 단위 서브-필드들의 조합이 단위 프레임을 형성하는 플라즈마 디스플레이 장치의 과열을 억제하는 방법에 관한 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여준다. 도 2는 도 1의 패널의 한 셀의 예를 보여준다. 도 1 및 2를 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, ..., ABm), 유전체층(11, 15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X1, ..., Xn), 형광체(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(AR1, ..., ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 하부 유전체층(15)은 어드레스 전극 라인들(AR1, ..., ABm)의 앞쪽에서 전면(全面) 도포된다. 하부 유전체층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(AR1, ..., ABm)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 셀의 방전 영역을 구획하고 각 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광체(16)는, 격벽(17)들 사이에 도포된다.
X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, ..., ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 셀을 설정한다. 각 X 전극 라인(X1, ..., Xn)과 각 Y 전극 라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(도 2의 Xnb, Ynb)이 결합되어 형성된다. 앞쪽 유전체층(11)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
도 3은 도 1의 플라즈마 표시 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방식을 보여준다. 도 3을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 8 개의 서브필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브필드(SF1, ..., SF8)는 어드레스 주기(A1, ..., A8)와 유지-방전 주기(S1, ..., S8)로 분할된다.
각 어드레스 주기(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 AR1, ..., ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다. 이에 따라 주사 펄스가 인가되는 동안에 높은 레벨의 표시 데이터 신호가 인가되면 상응하는 방전셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다.
각 유지-방전 주기(S1, ..., S8)에서는, 모든 Y 전극 라인들(Y1, ..., Yn)과 모든 X 전극 라인들(X1, ..., Xn)에 유지-방전용 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(A1, ..., A6)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다. 따라서 플라즈마 표시 패널의 휘도는 단위 프레임에서 차지하는 유지-방전 주기(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 유지-방전 주기(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.
여기서, 제1 서브필드(SF1)의 유지-방전 주기(S1)에는 20에 상응하는 시간(1T)이, 제2 서브필드(SF2)의 유지-방전 주기(S2)에는 21에 상응하는 시간(2T)이, 제3 서브필드(SF3)의 유지-방전 주기(S3)에는 22에 상응하는 시간(4T)이, 제4 서브필드(SF4)의 유지-방전 주기(S4)에는 23에 상응하는 시간(8T)이, 제5 서브필드(SF5)의 유지-방전 주기(S5)에는 24에 상응하는 시간(16T)이, 제6 서브필드(SF6)의 유지-방전 주기(S6)에는 25에 상응하는 시간(32T)이, 제7서브필드(SF7)의 유지-방전 주기(S7)에는 26에 상응하는 시간(64T)이, 그리고 제8 서브필드(SF8)의 유지-방전 주기(S8)에는 27에 상응하는 시간(128T)이 각각 설정된다.
이에 따라, 8 개의 서브필드들중에서 표시될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 표시가 수행될 수 있음을 알 수 있다.
위와 같은 어드레스-디스플레이 분리 구동 방식에 의하면, 단위 프레임에서 각 서브필드(SF1, ..., SF8)의 시간 영역이 분리되어 있으므로, 각 서브필드(SF1, ..., SF8)에서 어드레스 주기와 표시 주기의 시간 영역도 서로 분리되어 있다. 따라서, 어드레스 주기에서 각 XY 전극 라인쌍이 자신의 어드레싱이 수행된 후에 다른 XY 전극 라인쌍들이 모두 어드레싱될 때까지 기다려야 한다. 결국 각 서브필드에 대하여 어드레스 주기가 차지하는 시간이 길어져 표시 주기가 상대적으로 짧아지므로, 플라즈마 표시 패널로부터 출사되는 빛의 휘도가 상대적으로 낮아지는 문제점이 있다. 이러한 문제점을 개선하기 위하여 알려진 방법이 도 4에 도시된 바와 같은 디스플레이중 어드레스(Address While Display) 구동 방법이다.
도 4는 도 1의 플라즈마 표시 패널의 Y 전극 라인들에 대한 통상적인 디스플레이중 어드레스(Address-While-Display) 구동 방식을 보여준다. 도 4를 참조하면, 단위 프레임은 시분할 계조 표시를 위하여 8 개의 서브-필드들(SF1, ..., SF8)로 구분된다. 여기서, 각 단위 서브-필드는 구동되는 Y 전극 라인들(Y1, ..., Yn)을 기준으로 서로 중첩되어 단위 프레임을 구성한다. 따라서, 모든 시점에서 모든 서브-필드들(SF1, ..., SF8)이 존재하므로, 각 어드레스 단계의 수행을 위하여 각 표시방전용 펄스 사이에 어드레스용 시간 슬롯이 설정된다.
각 서브-필드에서는 리셋, 어드레스 및 표시방전 단계들이 수행되고, 각 서브-필드에 할당되는 시간은 계조에 상응하는 표시방전 시간에 의하여 결정된다. 예를 들어, 8 비트 영상 데이터로써 프레임 단위로 256 계조를 표시하는 경우에 단위 프레임(일반적으로 1/60초)이 255 단위 시간으로 이루어진다면, 최하위 비트(Least Significant Bit)의 영상 데이터에 따라 구동되는 제1 서브-필드(SF1)는 1 (20) 단위 시간, 제2 서브-필드(SF2)는 2 (21) 단위 시간, 제3 서브-필드(SF3)는 4 (22) 단위 시간, 제4 서브-필드(SF4)는 8 (23) 단위 시간, 제5 서브-필드(SF5)는 16 (24) 단위 시간, 제6 서브-필드(SF6)는 32 (25) 단위 시간, 제7 서브-필드(SF7)는 64 (26) 단위 시간, 그리고 최상위 비트(Most Significant Bit)의 영상 데이터에 따라 구동되는 제8 서브-필드(SF8)는 128 (27) 단위 시간을 각각 가진다. 즉, 각 서브-필드들에 할당된 단위 시간들의 합은 255 단위 시간이므로, 255 계조 표시가 가능하며, 여기에 어느 서브-필드에서도 표시방전이 되지 않는 계조를 포함하면 256 계조 표시가 가능하다.
도 5는 도 1의 플라즈마 표시 패널(1)의 통상적인 구동 장치를 보여준다.
도 5를 참조하면, 플라즈마 표시 패널(1)의 통상적인 구동 장치는 영상 처리부(56), 논리 제어부(52), 어드레스 구동부(53), X 구동부(54) 및 Y 구동부(55)를 포함한다. 영상 처리부(56)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 논리 제어부(52)는 영상 처리부(56)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(53)는, 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(54)는 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(55)는 논리 제어부(52)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.
도 6을 참조하면, 도 5의 구동 장치의 통상적인 논리 제어부(52)는 클럭 버퍼(65), 동기 조정부(626), 감마 정정부(61), 오차 확산부(612), 선입선출(First-In First-Out) 메모리(611), 서브필드 발생부(621), 서브필드 행렬부(622), 행렬 버퍼부(623), 메모리 제어부(624), 프레임-메모리들(RFM1, ..., BFM3), 재배열부(625), 평균신호레벨 검출부(63a), 전력 제어부(63),이.이.피.롬(E.E.P.R.O.M, 64a), I2C 직렬통신 인터페이스(64b), 타이밍-신호 발생기(64c), 및 XY 제어부(64)를 포함한다.
클럭 버퍼(65)는 영상 처리부(도 5의 56)로부터의 26 메가-헬쯔(MHz)의 클럭 신호(CLK26)를 40 메가-헬쯔(MHz)의 클럭 신호(CLK40)로 변환시켜 출력한다. 동기 조정부(626)에는, 클럭 버퍼(65)로부터의 40 메가-헬쯔(MHz)의 클럭 신호(CLK40), 외부로부터의 초기화 신호(RS), 영상 처리부(도 5의 56)로부터의 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)가 입력된다. 이 동기 조정부(626)는, 입력된 수평 동기 신호(HSYNC)가 소정의 클럭 개수만큼 각각 지연된 수평 동기 신호들(HSYNC1, HSYNC2, HSYNC3)을 출력하는 한편, 입력된 수직 동기 신호(VSYNC)가 소정의 클럭 개수만큼 각각 지연된 수직 동기 신호들(VSYNC2, VSYNC3)을 출력한다.
감마 정정부(61)에 입력되는 영상 데이터(R, G, B)는 음극선관의 비선형 입출력 특성을 보정하기 위하여 역방향 비선형 입출력 특성을 가지고 있다. 따라서 감마 정정부(61)는 이러한 역방향 비선형 입출력 특성의 영상 데이터(R, G, B)가 선형 입출력 특성을 갖도록 처리한다. 오차 확산부(612)는 선입선출 메모리(611)를 이용하여 영상 데이터(R, G, B)의 경계 비트인 최대값 비트(Most Significant bit)의 위치를 옮김으로써 데이터 전송 오차를 줄인다.
서브필드 발생부(621)는 각각 8 비트의 영상 데이터(R, G, B)를 서브필드 개수에 상응하는 비트 수의 영상 데이터(R, G, B)로 변환시킨다. 예를 들어, 단위프레임에 14 개의 서브필드들로써 계조 구동을 하는 경우, 각각 8 비트의 영상 데이터(R, G, B)를 각각 14 비트의 영상 데이터(R, G, B)로써 변환한 후, 데이터 전송 오차를 줄이기 위하여 최대값 비트(MSB) 및 최소값 비트(Least Significant Bit)의 무효 데이터 '0'을 추가하여 16 비트의 영상 데이터(R, G, B)를 출력한다.
서브필드 행렬부(622)는, 서로 다른 서브필드의 데이터가 동시에 입력되는 16 비트의 영상 데이터(R, G, B)를 재배열하여, 서로 같은 서브필드의 데이터가 동시에 출력되게 한다. 행렬 버퍼부(623)는 서브필드 행렬부(622)로부터의 16 비트의 영상 데이터(R, G, B)를 처리하여 32 비트의 영상 데이터(R, G, B)로서 출력한다.
메모리 제어부(624)는, 3 개의 적색(R)용 프레임-메모리들(RFM1, RFM2, RFM3)을 제어하기 위한 적색용 메모리 제어부, 3 개의 녹색(G)용 프레임-메모리들(GFM1, GFM2, GFM3)을 제어하기 위한 녹색용 메모리 제어부, 및 3 개의 청색(B)용 프레임-메모리들(BFM1, BFM2, BFM3)을 제어하기 위한 청색용 메모리 제어부를 포함한다. 메모리 제어부(624)로부터의 프레임 데이터는 프레임 단위로 지속적으로 출력되어 재배열부(625)에 입력된다. 도 6에서 참조 부호 EN은 메모리 제어부(624)의 데이터 출력을 제어하기 위하여 XY 제어부(64)로부터 생성되어 메모리 제어부(624)에 입력되는 인에이블(enable) 신호를 가리킨다. 또한, 참조부호 SSYNC는 메모리 제어부(624) 및 재배열부(625)에서의 32 비트 슬롯(slot) 단위의 데이터 입출력을 제어하기 위하여 XY 제어부(64)로부터 생성되어 메모리 제어부(624) 및 재배열부(625)에 입력되는 슬롯 동기 신호를 가리킨다.재배열부(625)는 메모리 제어부(624)로부터의 32 비트의 영상 데이터(R, G, B)를 어드레스 구동부(도 5의 53)의 입력 형식에 맞도록 재배열하여 출력한다.
한편, 평균신호레벨 검출부(63a)는 오차 확산부(612)로부터의 각각 8 비트의 영상 데이터(R, G, B)로부터 프레임 단위로 평균 신호-레벨(ASL)을 검출하여 전력 제어부(63)에 입력시킨다. 전력 제어부(63)는, 평균신호레벨 검출부(63a)로부터 입력되는 평균 신호-레벨(ASL)에 반비례하는 방전횟수 제어 데이터(APC)를 발생시킴으로써, 각 프레임에서의 소비 전력이 일정하게 하는 자동 전력 제어의 기능을 수행한다. 즉, 전력 제어부(63)는 평균 신호-레벨(ASL)로부터 해당 프레임의 부하율(load ratio)을 예측하여 이에 반비례하는 방전횟수 제어 데이터(APC)를 발생시킨다. 여기서, 부하율이란, 해당 프레임의 각 서브필드의 부하율들의 평균 부하율을 의미한다. 각 서브필드의 부하율은 플라즈마 디스플레이 패널(1)의 모든 셀들의 개수에 대한 디스플레이될 셀들의 개수의 비율을 의미한다. 통상적으로, 전력 제어부(63)는 해당 프레임의 부하율이 30 (%)를 초과할 경우에 자동전력제어 기능을 수행한다. 이.이.피.롬(E.E.P.R.O.M, 64a)에는 X 전극 라인들(도 1의 X1, ..., Xn)과 Y 전극 라인들(도 1의 Y1, ..., Yn)의 구동 시퀀스에 따른 타이밍 제어 데이터가 저장되어 있다. 전력 제어부(63)로부터의 방전횟수 제어 데이터(APC)와 이.이.피.롬(E.E.P.R.O.M, 64a)으로부터의 타이밍 제어 데이터는 I2C 직렬통신 인터페이스(64b)를 통하여 타이밍-신호 발생기(64c)에 입력된다. 타이밍-신호 발생기(64c)는 입력된 방전횟수 제어 데이터(APC)와 타이밍 제어 데이터에 따라 동작하여 타이밍-신호를 발생시킨다. XY 제어부(64)는, 타이밍-신호 발생기(64c)로부터의 타이밍-신호에 따라 동작하여, X 구동 제어 신호(SX) 및 Y 구동 제어 신호(SY)를 출력한다.
한편, 상기와 같은 통상적인 플라즈마 디스플레이 장치에는 과열을 억제하기 위하여 별도의 온도 검출 소자와 방열 팬이 구비되어 있다. 즉, 플라즈마 표시 장치의 순시 온도가 한계 온도 이상이면, 방열 팬이 구동된다.
하지만, 상기와 같은 통상적인 과열 억제 방법에 의하면, 방열 팬의 구동에만 전적으로 의존함에 따라, 과열 억제가 근본적으로 이루어지지 않고 소음이 발생되며 소비 전력이 높은 문제점들이 있다.
본 발명의 목적은, 플라즈마 디스플레이 장치의 과열을 근본적으로 억제하고, 방열 팬의 사용에 따른 소음 및 소비 전력을 없앨 수 있는 과열 억제 방법을 제공하는 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 패널의 단위 셀의 구성을 보여주는 단면도이다.
도 3은 도 1의 플라즈마 표시 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방식을 보여주는 타이밍도이다.
도 4는 도 1의 플라즈마 표시 패널의 Y 전극 라인들에 대한 통상적인 디스플레이중 어드레스(Address-While-Display) 구동 방식을 보여주는 타이밍도이다.
도 5는 도 1의 플라즈마 표시 패널의 통상적인 구동 장치를 보여주는 블록도이다.
도 6은 도 5의 구동 장치의 통상적인 논리 제어부의 내부 구성을 보여주는 블록도이다.
도 7은 도 5의 구동 장치에서 본 발명에 따른 과열 억제 방법에 의한 논리 제어부의 내부 구성을 보여주는 블록도이다.
도 8a는 도 7의 논리 제어부에서 서브필드 행렬부에 입력되는 프레임 데이터를 보여주는 도면이다.
도 8b는 도 7의 논리 제어부에서 서브필드 행렬부로부터 출력되는 프레임 데이터를 보여주는 도면이다.
도 9는 도 7의 논리 제어부에서 행렬 버퍼부의 내부 구성을 보여주는 블록도이다.
도 10a는 도 7의 논리 제어부에서 마이크로 제어기에 의하여 수행되는 최종 고온-플래그(TH_flag) 셋(set) 알고리듬을 보여주는 흐름도이다.
도 10b는 도 7의 논리 제어부에서 마이크로 제어기에 의하여 수행되는 대전류값-플래그(IH_flag) 셋(set) 알고리듬을 보여주는 흐름도이다.
도 10c는 도 7의 논리 제어부에서 마이크로 제어기에 의하여 수행되는 과열 억제 알고리듬을 보여주는 흐름도이다.
도 11 내지 13은 자동-전력-제어가 수행중인 경우에 과열 억제에 의하여 유지 펄스들의 개수가 감소됨을 보여주는 그래프들이다.
<도면의 주요 부분에 대한 부호의 설명>
1...플라즈마 디스플레이 패널, 10...앞쪽 글라스 기판,
11, 15...유전체층, 12...보호층,
13...뒤쪽 글라스 기판, 14...방전 공간,
16...형광체, 17...격벽,
X1, ..., Xn...X 전극 라인, Y1, ..., Yn...Y 전극 라인,
AR1, ..., ABm...어드레스 전극 라인, Xna, Yna...투명 전극 라인,
Xnb, Ynb...금속 전극 라인,
SF1, ...SF8, SF1, ...SF8...서브-필드,
52...논리 제어부, 53...어드레스 구동부,
54...X 구동부, 55...Y 구동부,
56...영상 처리부, 61, 71...감마 정정부,
611, 711...선입선출 메모리, 612, 712...오차 확산부, 621, 721...서브필드 발생부, 622, 722...서브필드 행렬부, 623, 723...행렬 버퍼부, 624, 724...메모리 제어부,
RFM1, RFM2, RFM3...적색용 프레임-메모리,
GFM1, GFM2, GFM3...녹색용 프레임-메모리,
BFM1, BFM2, BFM3...청색용 프레임-메모리,
625, 725...재배열부, 626, 726...동기 조정부,
63a, 73a...평균신호레벨 검출부, 63, 73...전력 제어부,
64a, 74a...이.이.피.롬(E.E.P.R.O.M) ,
64b, 74b...I2C 직렬통신 인터페이스,
64c, 74c...타이밍-신호 발생기, 64, 74...XY 제어부,
65, 75...클럭 버퍼, 81...온도 검출부,
82...전류 검출부, 83...마이크로-제어기,
11R, 11G, 11B...지연 소자.
상기 목적을 이루기 위한 본 발명은, 디스플레이 방전을 수행할 셀들에 벽전하들이 형성되는 어드레스 주기, 및 모든 셀들에 교호하는 유지 펄스들이 인가되어 상기 어드레스 주기에서 벽전하들이 형성된 셀들에서 디스플레이 방전이 일어나는 유지-방전 주기가 단위 서브-필드를 형성하고, 단위 서브-필드들의 조합이 단위 프레임을 형성하는 플라즈마 디스플레이 장치의 과열을 억제하는 방법이다. 이 방법은, 상기 유지-방전 주기에서의 상기 유지 펄스들의 개수가 플라즈마 디스플레이 패널의 모든 셀들의 개수에 대한 디스플레이될 셀들의 개수의 비율인 부하율에 반비례하도록 상기 유지 펄스들의 개수를 조정하는 단계를 포함한다. 또한, 상기 플라즈마 디스플레이 장치의 평균 온도를 주기적으로 구하는 단계가 포함된다. 그리고, 상기 평균 온도가 한계 온도 이상이면, 상기 부하율에 대한 상기 유지 펄스들의 개수의 비율을 낮추는 단계가 포함된다.
본 발명의 상기 과열 억제 방법에 의하면, 상기 부하율에 대한 상기 유지 펄스들의 개수의 비율이 낮추어짐으로써 과열이 억제된다. 이에 따라, 상기 플라즈마 디스플레이 장치의 과열이 근본적으로 억제되고, 방열 팬의 사용에 따른 소음 및 소비 전력이 없어질 수 있다.
이하, 본 발명에 따른 바람직한 실시예가 상세히 설명된다. 여기서, 상기 도 1 내지 도 5의 설명은 본 발명에서도 동일하게 적용된다.
도 7을 참조하면, 도 5의 구동 장치의 본 발명에 따른 논리 제어부(52)는 클럭 버퍼(75), 동기 조정부(726), 감마 정정부(71), 오차 확산부(712), 선입선출(First-In First-Out) 메모리(711), 서브필드 발생부(721), 서브필드 행렬부(722), 행렬 버퍼부(723), 메모리 제어부(724), 프레임-메모리들(RFM1, ..., BFM3), 재배열부(725), 평균신호레벨 검출부(73a), 전력 제어부(73), 이.이.피.롬(E.E.P.R.O.M, 74a), I2C 직렬통신 인터페이스(74b), 타이밍-신호 발생기(74c), 온도 검출부(81), 전류 검출부(82), 마이크로-제어기(83), 및 XY 제어부(74)를 포함한다.
클럭 버퍼(75)는 영상 처리부(도 5의 56)로부터의 26 메가-헬쯔(MHz)의 클럭 신호(CLK26)를 40 메가-헬쯔(MHz)의 클럭 신호(CLK40)로 변환시켜 출력한다. 동기 조정부(726)에는, 클럭 버퍼(75)로부터의 40 메가-헬쯔(MHz)의 클럭 신호(CLK40), 외부로부터의 초기화 신호(RS), 영상 처리부(도 5의 56)로부터의 수평 동기신호(HSYNC) 및 수직 동기 신호(VSYNC)가 입력된다. 이 동기 조정부(726)는, 입력된 수평 동기 신호(HSYNC)가 소정의 클럭 개수만큼 각각 지연된 수평 동기 신호들(HSYNC1, HSYNC2, HSYNC3)을 출력하는 한편, 입력된 수직 동기 신호(VSYNC)가 소정의 클럭 개수만큼 각각 지연된 수직 동기 신호들(VSYNC2, VSYNC3)을 출력한다.
감마 정정부(71)에 입력되는 영상 데이터(R, G, B)는 음극선관의 비선형 입출력 특성을 보정하기 위하여 역방향 비선형 입출력 특성을 가지고 있다. 따라서 감마 정정부(71)는 이러한 역방향 비선형 입출력 특성의 영상 데이터(R, G, B)가 선형 입출력 특성을 갖도록 처리한다. 오차 확산부(712)는 선입선출 메모리(711)를 이용하여 영상 데이터(R, G, B)의 경계 비트인 최대값 비트(Most Significant bit)의 위치를 옮김으로써 데이터 전송 오차를 줄인다.
서브필드 발생부(721)는 각각 8 비트의 영상 데이터(R, G, B)를 서브필드 개수에 상응하는 비트 수의 영상 데이터(R, G, B)로 변환시킨다. 예를 들어, 단위 프레임에 14 개의 서브필드들로써 계조 구동을 하는 경우, 각각 8 비트의 영상 데이터(R, G, B)를 각각 14 비트의 영상 데이터(R, G, B)로써 변환한 후, 데이터 전송 오차를 줄이기 위하여 최대값 비트(MSB) 및 최소값 비트(Least Significant Bit)의 무효 데이터 '0'을 추가하여 16 비트의 영상 데이터(R, G, B)를 출력한다.
서브필드 행렬부(722)는, 서로 다른 서브필드의 데이터가 동시에 입력되는 16 비트의 영상 데이터(R, G, B)를 재배열하여, 서로 같은 서브필드의 데이터가 동시에 출력되게 한다. 행렬 버퍼부(723)는 서브필드 행렬부(722)로부터의 16 비트의 영상 데이터(R, G, B)를 처리하여 32 비트의 영상 데이터(R, G, B)로서 출력한다.
메모리 제어부(724)는, 3 개의 적색(R)용 프레임-메모리들(RFM1, RFM2, RFM3)을 제어하기 위한 적색용 메모리 제어부, 3 개의 녹색(G)용 프레임-메모리들(GFM1, GFM2, GFM3)을 제어하기 위한 녹색용 메모리 제어부, 및 3 개의 청색(B)용 프레임-메모리들(BFM1, BFM2, BFM3)을 제어하기 위한 청색용 메모리 제어부를 포함한다. 메모리 제어부(724)로부터의 프레임 데이터는 프레임 단위로 지속적으로 출력되어 재배열부(725)에 입력된다. 도 7에서 참조 부호 EN은 메모리 제어부(724)의 데이터 출력을 제어하기 위하여 XY 제어부(74)로부터 생성되어 메모리 제어부(724)에 입력되는 인에이블(enable) 신호를 가리킨다. 또한, 참조부호 SSYNC는 메모리 제어부(724) 및 재배열부(725)에서의 32 비트 슬롯(slot) 단위의 데이터 입출력을 제어하기 위하여 XY 제어부(74)로부터 생성되어 메모리 제어부(724) 및 재배열부(725)에 입력되는 슬롯 동기 신호를 가리킨다. 재배열부(725)는 메모리 제어부(724)로부터의 32 비트의 영상 데이터(R, G, B)를 어드레스 구동부(도 5의 53)의 입력 형식에 맞도록 재배열하여 출력한다.
한편, 평균신호레벨 검출부(73a)는 오차 확산부(712)로부터의 각각 8 비트의 영상 데이터(R, G, B)로부터 프레임 단위로 평균 신호-레벨(ASL)을 검출하여 전력 제어부(73)에 입력시킨다. 전력 제어부(73)는, 평균신호레벨 검출부(73a)로부터 입력되는 평균 신호-레벨(ASL)에 상응하는 방전횟수 제어 데이터(APC)를 발생시킴으로써, 각 프레임에서의 소비 전력이 일정하게 하는 자동 전력 제어의 기능을 수행한다. 여기서, 부하율이란, 해당 프레임의 각 서브필드의 부하율들의 평균 부하율을 의미한다. 각 서브필드의 부하율은 플라즈마 디스플레이 패널(1)의 모든 셀들의 개수에 대한 디스플레이될 셀들의 개수의 비율을 의미한다. 본 실시예의 경우, 전력 제어부(73)는 해당 프레임의 부하율이 30 (%)를 초과할 경우에 자동전력제어 기능을 수행한다. 이.이.피.롬(E.E.P.R.O.M, 74a)에는 X 전극 라인들(도 1의 X1, ..., Xn)과 Y 전극 라인들(도 1의 Y1, ..., Yn)의 구동 시퀀스에 따른 타이밍 제어 데이터가 저장되어 있다. 전력 제어부(73)로부터의 방전횟수 제어 데이터(APC)와 이.이.피.롬(E.E.P.R.O.M, 74a)으로부터의 타이밍 제어 데이터는 I2C 직렬통신 인터페이스(74b)를 통하여 타이밍-신호 발생기(74c)에 입력된다. 타이밍-신호 발생기(74c)는 입력된 방전횟수 제어 데이터(APC)와 타이밍 제어 데이터에 따라 동작하여 타이밍-신호를 발생시킨다. 여기서, 본 발명에 따른 과열 억제 방법을 수행하기 위한 온도 검출부(81), 전류 검출부(82), 및 마이크로-제어기(83)가 작용한다.
온도 검출부(81)는 주위의 순시(瞬時) 온도 즉, 플라즈마 표시 장치의 순시 온도를 검출하여 그 온도 데이터를 마이크로-제어기(83)에 입력시킨다. 또한, 전류 검출부(82)는 X 구동부(도 5의 54), Y 구동부(도 5의 55), 및 어드레스 구동부(도 5의 53)로부터 유지-방전 주기에서의 순시 유지 전류값과 어드레스 주기에서의 순시 어드레스 전류값을 검출하여 그 전류값 데이터를 마이크로-제어기(83)에 입력시킨다. 마이크로-제어기(83)는, 온도 검출부(81)로부터의 온도 데이터와 전류 검출부(82)로부터의 전류값 데이터를 처리하여, XY 제어부(74)에 허용 펄스-개수 데이터를 입력시킨다. 이와 관련된 사항은 도 10a 내지 도 11을 참조하여 보다 상세히 설명될 것이다.
XY 제어부(74)는, 타이밍-신호 발생기(74c)로부터의 타이밍-신호, 및 마이크로-제어기(83)로부터의 허용 펄스-개수 데이터에 따라 동작하여, X 구동 제어 신호(SX) 및 Y 구동 제어 신호(SY)를 출력한다.
도 8a는 도 7의 논리 제어부(52)에서 서브필드 행렬부(722)에 입력되는 프레임 데이터를 보여주는 도면이다. 도 8a를 참조하면, 서브필드 행렬부(722)에 입력되는 각각 16 비트의 영상 데이터(R, G, B)는 서로 다른 서브필드의 데이터가 동시에 입력되는 구조를 가진다. 도 8b는 도 7의 논리 제어부(52)에서 서브필드 행렬부(722)로부터 출력되는 프레임 데이터를 보여주는 도면이다. 도 10b를 참조하면, 서브필드 행렬부(722)로부터 출력되는 각각 16 비트의 영상 데이터(R, G, B)는 서로 같은 서브필드의 데이터가 동시에 입력되는 구조를 가진다.
도 9는 도 7의 논리 제어부(52)에서 행렬 버퍼부(723)의 내부 구성을 보여준다. 도 9를 참조하면, 행렬 버퍼부(723)는 적색용 지연 소자(11R), 녹색용 지연 소자(11G) 및 청색용 지연 소자(11B)를 포함한다. 적색용 지연 소자(11R)는 서브필드 행렬부(도 7의 722)로부터 입력되는 16 비트의 적색 영상 데이터(R)를 16 개의 클럭 펄스들의 입력 시간만큼 지연하여 제1 내지 제16 비트의 위치로 출력한다. 한편, 서브필드 행렬부(722)로부터 입력되는 16 비트의 적색 영상 데이터(R)는 제17 내지 제32 비트의 위치로 직접 출력된다. 이에 따라, 서브필드 행렬부(722)로부터의 16 비트의 적색 영상 데이터(R)는 32 비트의 적색 영상 데이터(R)로서 출력된다. 이와 같은 동작은 녹색 및 청색 영상 데이터(G, B)에 대해서도 동일하게 적용된다. 여기서, 각각의 지연 소자(11R, 11G, 11B)에는 동일한 리셋 신호(RS), 클럭 신호(CLK40), 제2 수직 동기 신호(VSYNC2) 및 제2 수평 동기 신호(HSYNC2)가 입력된다.
도 7 및 10a를 참조하여, 논리 제어부(52)에서 마이크로 제어기(83)에 의하여 수행되는 최종 고온(高溫)-플래그(TH_flag) 셋(set) 알고리듬을 설명하면 다음과 같다.
먼저, 온도 검출부(81)로부터의 순시-온도 판독 횟수를 계수하기 위한 변수 m의 값을 '0'(영)으로 설정한다(단계 S101). 다음에, 수직 동기 신호(Vsync)의 계수를 시작한다(단계 S102). 다음에, 수직 동기 신호(Vsync)의 개수 n(Vsync)가 '10'이 되면(단계 S103), 온도 검출부(81)로부터의 순시-온도를 판독 및 저장한다(단계 S104). 이에 따라, 수직 동기 신호(Vsync)가 10회 발생될 때마다 온도 검출부(81)로부터의 순시-온도가 판독 및 저장된다. 다음에 상기 변수 m의 값에 '1'을 증가시킨다(단계 S105). 다음에, 상기 변수 m의 값이 '10'이 될 때까지 상기 단계들 S102 내지 S105를 반복하여 실행한다(단계 S106). 이에 따라, 온도 검출부(81)로부터의 순시-온도가 10회 판독되어 저장된다.
다음에, 10회 판독된 순시 온도의 평균 온도를 계산하고 그 결과를 저장한다(단계 S107). 다음에, 저장된 평균 온도가 한계 온도보다 낮은지의 여부가 확인된다(단계 S108).
비교 후, 저장된 평균 온도가 한계 온도보다 낮으면, 일차 고온-플래그(T_flag) 및 최종 고온-플래그(TH_flag)를 리셋(reset)시킨 후, 상기 최초의 단계 S101부터 다시 실행한다(단계들 S109 및 S110).
저장된 평균 온도가 한계 온도 이상이면, 일차 고온-플래그(T_flag)의 셋(set) 여부가 확인된다(단계 S111). 확인 후, 일차 고온-플래그(T_flag)가 셋(set)되지 않았으면, 일차 고온-플래그(T_flag)를 셋(set)시킨 후, 상기 최초의 단계 S101부터 다시 실행한다(단계 S112). 일차 고온-플래그(T_flag)가 셋(set)되었으면, 최종 고온-플래그(TH_flag)를 셋(set)시킨 후, 상기 최초의 단계 S101부터 다시 실행한다(단계 S113). 이와 같이 단계 S111, S112 및 S113의 실행에 의하여 온도 측정의 오류를 방지할 수 있다. 또한, 최종 고온-플래그(TH_flag) 뿐만 아니라 일차 고온-플래그(T_flag)는 아래에서 설명될 대전류값-플래그(IH_flag) 셋(set) 알고리듬에서도 작용한다.
도 7 및 10b를 참조하여, 논리 제어부(52)에서 마이크로 제어기(83)에 의하여 수행되는 대전류값-플래그(IH_flag) 셋(set) 알고리듬을 설명하면 다음과 같다.
먼저, 일차 고온-플래그(T_flag)의 셋(set) 여부가 확인되면(단계 S201), 전류 검출부(82)로부터의 순시-전류값 판독 횟수를 계수하기 위한 변수 k의 값을 '0'(영)으로 설정한다(단계 S202). 다음에, 평균신호레벨 검출부(73a)로부터 입력되는 평균 신호-레벨(ASL)이 기준값을 초과하는지 확인한다(단계 S203). 확인 후, 평균 신호-레벨(ASL)이 기준값 이하이면, 전력 제어부(73)에 의하여 XY 제어부(74)가 자동 전력 제어의 기능을 수행하지 않으므로, 자동전력제어 플래그(APC_flag)를리셋(set)시킨다(단계 S204). 평균 신호-레벨(ASL)이 기준값을 초과하면, 전력 제어부(73)에 의하여 XY 제어부(74)가 자동 전력 제어의 기능을 수행하므로, 자동전력제어 플래그(APC_flag)를 셋(set)시킨다(단계 S205). 이와 같이 자동전력제어 플래그(APC_flag)를 사용하는 이유는, 차후 XY 제어부(74)로 출력될 허용 펄스-개수 데이터를 자동 전력 제어의 여부에 따라 다르게 설정하기 위함이다(나중에 설명될 도 10c의 단계들 S303 및 S304의 실행 과정에서 참조됨).
다음에, 내부 타이머를 리셋(reset)시킨 후 설정된 시간(j)에 도달하면(단계들 S206 및 S207), 전류 검출부(82)로부터 유지-방전 및 어드레스 주기들 각각에서의 순시-전류값들(IS, IA)을 판독하여 저장한다(단계 S208).
다음에 상기 변수 k의 값에 '1'을 증가시킨다(단계 S209). 다음에, 상기 변수 k의 값이 '10'이 될 때까지 상기 단계들 S203 내지 S209를 반복하여 실행한다(단계 S210). 이에 따라, 전류 검출부(82)로부터의 유지-방전 순시 전류값(IS) 및 어드레스 순시 전류값(IA)이 각각 10회 판독되어 저장된다.
다음에, 저장된 순시 전류값들에 대한 유지-방전 평균 전류값(IAS) 및 어드레스 평균 전류값(IAA)이 각각 계산되고 그 결과값들이 저장된다(단계 S211).
다음에, 최종 고온-플래그(TH_flag)의 셋(set) 여부가 확인된다(단계 S212). 확인 후, 최종 고온-플래그(TH_flag)가 셋(set)되지 않았으면 상기 단계 S202로 복귀한다. 최종 고온-플래그(TH_flag)가 셋(set)되었으면, 유지-방전 평균전류값(IAS)이 그 한계값(IL1) 미만인지를 확인한다(단계 S213). 확인 후, 유지-방전 평균 전류값(IAS)이 그 한계값(IL1) 미만이면, 과열 억제 알고리듬에 관련된 변수들을 초기화하고 상기 최초의 단계 S201부터 다시 시작한다(단계 S216). 유지-방전 평균 전류값(IAS)이 그 한계값(IL1) 이상이면, 어드레스 평균 전류값(IAA)이 그 한계값(IL2) 미만인지를 확인한다(단계 S213). 어드레스 평균 전류값(IAA)이 그 한계값(IL2) 미만이면, 과열 억제 알고리듬에 관련된 변수들을 초기화하고 상기 최초의 단계 S201부터 다시 시작한다(단계 S216). 어드레스 평균 전류값(IAA)이 그 한계값(IL2) 이상이면, 대전류값-플래그(IH_flag)를 셋(set) 시킨 후(단계 S215), 상기 모든 단계들을 반복하여 수행한다.
도 7 및 10c를 참조하여, 논리 제어부(52)에서 마이크로 제어기(83)에 의하여 수행되는 과열 억제 알고리듬을 설명하면 다음과 같다.
먼저, 최종 고온-플래그(TH_flag)의 셋(set) 여부가 확인된다(단계 S301). 확인 후, 최종 고온-플래그(TH_flag)가 셋(set)되지 않았으면, 단위 프레임에서의 유지 펄스들의 개수를 최대값으로 설정한다(단계 S304). 즉, 전류 억제의 기능을 수행하지 않는다. 최종 고온-플래그(TH_flag)가 셋(set)되었으면, 대전류값-플래그(IH_flag)의 셋(set) 여부가 확인된다(단계 S302).
확인 후, 대전류값-플래그(IH_flag)가 셋(set)되지 않았으면, 단위 프레임에서의 유지 펄스들의 개수를 최대값으로 설정한다(단계 S304). 즉, 전류 억제의 기능을 수행하지 않는다. 대전류값-플래그(IH_flag)가 셋(set)되었으면, 단위 프레임에서의 유지 펄스들의 개수를 최종 고온-플래그(TH_flag)의 셋(set)-시간에 반비례한 값으로 설정한다(단계 S303). 왜냐하면, 최종 고온-플래그(TH_flag)의 셋(set)-시간에 비례하여 플라즈마 디스플레이 장치의 과열 상태가 심화되기 때문이다.
도 11 내지 13은 자동-전력-제어가 수행중인 경우에 과열 억제에 의하여 유지 펄스들의 개수가 일정하게 감소됨을 보여준다. 도 11 내지 13에서 APC 단계는 상기 부하율(load ratio)에 비례한다.
도 10c 및 11을 참조하면, 상기 단계 S304가 수행되어 과열 억제가 수행되지 않는 경우에 윗쪽 사선이 적용된다. 또한, 상기 단계 S303이 수행되어 과열 억제가 수행되는 경우에 아랫쪽 사선이 적용된다.
도 10c 및 12를 참조하면, 상기 단계 S304가 수행되어 과열 억제가 수행되지 않는 경우에 맨 윗쪽 사선(L100)이 적용된다. 또한, 상기 단계 S303이 수행되어 과열 억제가 수행되는 경우에 아랫쪽 사선들(L95내지 L80)이 적용되어, 부하율(APC 단계)에 대한 상기 유지 펄스들의 개수의 비율(사선의 기울기)이 낮아진다. 도 12에서, 맨 윗쪽 사선(L100)의 기울기를 100 (%)라 하면, 참조 부호 L95는 95 (%)의 기울기를 가진 사선을, L90은 90 (%)의 기울기를 가진 사선을, L85는 85 (%)의 기울기를 가진 사선을, 그리고 L80은 80 (%)의 기울기를 가진 사선을 각각 가리킨다.
도 13을 참조하면, 부하율에 따른 복수의 부하율 범위들(A, B, C)이 설정되어, 부하율(APC 단계)에 대한 유지 펄스들의 개수의 비율(사선의 기울기)이 부하율 범위(A, B, C) 별로 서로 다르고, 각 서브-필드 단위로 부하율(APC 단계)에 대한 유지 펄스들의 개수가 제어된다. 이에 따라, 보다 적응적으로 과열 억제가 수행될 수 있다.
도 10c 및 13을 참조하면, 상기 단계 S303이 수행되어 과열 억제가 수행되는 경우에 제1 그래프(G1) 또는 제2 그래프(G2)가 적용될 수 있다.
제1 그래프(G1)를 적용한 경우, 제n 서브필드에서의 부하율이 제1 내지 제35 APC 단계들의 부하율 범위(A)에 속하면, 상기 단계 S304가 수행되어 과열 억제가 수행되지 않는 경우의 사선의 기울기에 대하여 80 (%)의 기울기가 제n 서브필드에서 적용된다. 또한, 제1 그래프(G1)를 적용한 경우, 제n+1 서브필드에서의 부하율이 제36 내지 제68 APC 단계들의 부하율 범위(A)에 속하면, 상기 단계 S304가 수행되어 과열 억제가 수행되지 않는 경우의 사선의 기울기에 대하여 90 (%)의 기울기가 제n+1 서브필드에서 적용된다. 그리고, 제1 그래프(G1)를 적용한 경우, 제n+2 서브필드에서의 부하율이 제69 내지 제128 APC 단계들의 부하율 범위(A)에 속하면, 상기 단계 S304가 수행되어 과열 억제가 수행되지 않는 경우의 사선의 기울기와 동일한 100 (%)의 기울기가 제n+2 서브필드에서 적용된다.
이와 반대로, 제2 그래프(G2)를 적용한 경우, 제n 서브필드에서의 부하율이 제1 내지 제35 APC 단계들의 부하율 범위(A)에 속하면, 상기 단계 S304가 수행되어 과열 억제가 수행되지 않는 경우의 사선의 기울기와 동일한 100 (%)의 기울기가 제n 서브필드에서 적용된다. 또한, 제2 그래프(G2)를 적용한 경우, 제n+1 서브필드에서의 부하율이 제36 내지 제68 APC 단계들의 부하율 범위(A)에 속하면, 상기 단계 S304가 수행되어 과열 억제가 수행되지 않는 경우의 사선의 기울기에 대하여 95 (%)의 기울기가 제n+1 서브필드에서 적용된다. 그리고, 제2 그래프(G2)를 적용한 경우, 제n+2 서브필드에서의 부하율이 제69 내지 제128 APC 단계들의 부하율 범위(A)에 속하면, 상기 단계 S304가 수행되어 과열 억제가 수행되지 않는 경우의 사선의 기울기에 대하여 90 (%)의 기울기가 제n+2 서브필드에서 적용된다.
이상 설명된 바와 같이, 본 발명에 따른 플라즈마 디스플레이 장치의 과열 억제 방법에 의하면, 부하율에 대한 유지 펄스들의 개수의 비율이 낮추어짐으로써 과열이 억제된다. 이에 따라, 플라즈마 디스플레이 장치의 과열이 근본적으로 억제되고, 방열 팬의 사용에 따른 소음 및 소비 전력이 없어질 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.

Claims (6)

  1. 디스플레이 방전을 수행할 셀들에 벽전하들이 형성되는 어드레스 주기, 및 모든 셀들에 교호하는 유지 펄스들이 인가되어 상기 어드레스 주기에서 벽전하들이 형성된 셀들에서 디스플레이 방전이 일어나는 유지-방전 주기가 단위 서브-필드를 형성하고, 단위 서브-필드들의 조합이 단위 프레임을 형성하는 플라즈마 디스플레이 장치의 과열을 억제하는 방법에 있어서,
    상기 유지-방전 주기에서의 상기 유지 펄스들의 개수가 플라즈마 디스플레이 패널의 모든 셀들의 개수에 대한 디스플레이될 셀들의 개수의 비율인 부하율에 반비례하도록 상기 유지 펄스들의 개수를 조정하는 단계;
    상기 플라즈마 디스플레이 장치의 평균 온도를 주기적으로 구하는 단계; 및
    상기 평균 온도가 한계 온도 이상이면, 상기 부하율에 대한 상기 유지 펄스들의 개수의 비율을 낮추는 단계를 포함한 과열 억제 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 부하율에 따른 복수의 부하율 범위들이 설정되어, 상기 부하율에 대한 상기 유지 펄스들의 개수의 비율이 상기 부하율 범위 별로 서로 다르고,
    각 서브-필드 단위로 상기 부하율에 대한 유지 펄스들의 개수가 제어되는 과열 억제 방법.
  5. 디스플레이 방전을 수행할 셀들에 벽전하들이 형성되는 어드레스 주기, 및 모든 셀들에 교호하는 유지 펄스들이 인가되어 상기 어드레스 주기에서 벽전하들이 형성된 셀들에서 디스플레이 방전이 일어나는 유지-방전 주기가 단위 서브-필드를 형성하고, 단위 서브-필드들의 조합이 단위 프레임을 형성하는 플라즈마 디스플레이 장치의 과열을 억제하는 방법에 있어서,
    상기 유지-방전 주기에서의 상기 유지 펄스들의 개수가 플라즈마 디스플레이 패널의 모든 셀들의 개수에 대한 디스플레이될 셀들의 개수의 비율인 부하율에 반비례하도록 상기 유지 펄스들의 개수를 조정하는 단계;
    상기 플라즈마 디스플레이 장치의 평균 온도를 주기적으로 구하는 단계;
    상기 플라즈마 디스플레이 장치의 평균 구동 전류값을 주기적으로 구하는 단계; 및
    상기 평균 온도가 한계 온도 이상이고 상기 평균 구동 전류값이 한계 전류값 이상이면, 상기 부하율에 대한 상기 유지 펄스들의 개수의 비율을 낮추는 단계를 포함한 과열 억제 방법.
  6. 디스플레이 방전을 수행할 셀들에 벽전하들이 형성되는 어드레스 주기, 및 모든 셀들에 교호하는 유지 펄스들이 인가되어 상기 어드레스 주기에서 벽전하들이 형성된 셀들에서 디스플레이 방전이 일어나는 유지-방전 주기가 단위 서브-필드를 형성하고, 단위 서브-필드들의 조합이 단위 프레임을 형성하는 플라즈마 디스플레이 장치의 과열을 억제하는 방법에 있어서,
    상기 유지-방전 주기에서의 상기 유지 펄스들의 개수가 플라즈마 디스플레이 패널의 모든 셀들의 개수에 대한 디스플레이될 셀들의 개수의 비율인 부하율에 반비례하도록 상기 유지 펄스들의 개수를 조정하는 단계;
    상기 플라즈마 디스플레이 장치의 평균 온도를 주기적으로 구하는 단계;
    상기 유지-방전 주기에서의 평균 구동 전류값인 유지-방전 평균 전류값을 주기적으로 구하는 단계;
    상기 어드레스 주기에서의 평균 구동 전류값인 어드레스 평균 전류값을 주기적으로 구하는 단계; 및
    상기 평균 온도가 한계 온도 이상이고 상기 유지-방전 평균 전류값이 그 한계 전류값 이상이며 상기 어드레스 평균 전류값이 그 한계 전류값 이상이면, 상기 부하율에 대한 상기 유지 펄스들의 개수의 비율을 낮추는 단계를 포함한 과열 억제 방법.
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