KR20010059028A - 반도체소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로,
반도체기판에 트렌치를 형성하고 상기 트렌치 표면을 산화시켜 트렌치 내벽의 결함을 제거한 다음, 상기 트렌치를 매립하는 HDP CVD 산화막인 과수소 실리콘산화막을 전체표면상부에 형성하고 상기 과수소 실리콘산화막을 평탄화식각하여 소자분리막을 형성하는 공정으로 트렌치 식각공정으로 인한 결함을 제거함으로써 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 소자분리막 형성방법{A method for forming a field oxide of a semiconductor device}
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 반도체기판을 식각하여 트렌치형 소자분리막을 형성하는 공정에 있어서, 상기 식각공정시 반도체기판이 손상되어 유발되는 점결함을 해결하기는 기술에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolationregion ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.
소자분리절연막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 실리콘기판상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘. ( Poly - Buffed LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.
그러나, 상기 LOCOS 방법으로 소자분리산화막을 미세화할 때 공정상 또는 전기적인 문제가 발생한다. 그중의 하나는, 소자분리절연막만으로는 전기적으로 소자를 완전히 분리할 수 없다는 것이다.
그리고, 상기 PBL 을 사용하는 경우, 필드산화시에 산소의 측면확산에 의하여 버즈빅이 발생한다. 즉, 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속공정에 어려움을 준다. 그리고, 기판상부의 다결정실리콘층으로 인하여 필드산화시 기판내부로 형성되는 소자분리절연막이 타기법에 비하여 상대적으로 작기 때문에 타기법에 비해 신뢰성을 약화시킬 수 있다.
이상에서 설명한 LOCOS 방법과 PBL 방법은 반도체기판 상부로 볼록한 소자분리절연막을 형성하여 단차를 갖게 됨으로써 후속공정을 어렵게 하는 단점이 있다.
이러한 단점을 해결하기 위하여, 반도체기판을 식각하여 트렌치를 형성하고상기 트렌치를 매립한 다음, CMP 방법을 이용하여 상부면을 평탄화시키고 후속공정을 평탄화시킴으로써 후속공정을 용이하게 실시할 수 있도록 하였다.
도시되지않았으나, 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상부에 패드산화막을 형성하고, 상기 패드산화막 상부에 질화막을 형성한다.
그리고, 소자분리마스크를 이용한 식각공정으로 상기 질화막과 패드산화막 및 일정두께의 반도체기판을 식각하여 상기 반도체기판에 트렌치를 형성한다.
그리고, 상기 트렌치를 매립하는 고밀도 플라즈마 화학기상증착 ( high density plasma chemical vapor deposition, 이하에서 HDP CVD 라 함 ) 산화막(도시안됨)을 전체표면 상부에 형성하고 화학기계연마 ( chemical mechenical polishing, 이하에서 CMP 라 함 ) 하여평탄화시킴으로써 평탄화된 소자분리막을 형성한다.
상기와 같이 종래기술에 따른 반도체소자의 소자분리막 형성방법은, 트렌치 식각공정시 반도체기판을 손상시켜 점결합 ( point defect ) 등과 같은 여러 가지 결함을 형성하여 반도체소자의 누설전류 특성을 악화시키는 문제점이 있다.
따라서, 본 발명의 상기한 종래기술의 문제점을 해결하기위하여, 트렌치 매립용 절연막으로 수소가 다량 함유된 과수소 HDP CVD 산화막을 형성하여 점결함과 수소를 결합시킴으로써 결함을 제거하여 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d 는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.
도 2 는 FT-IR 분석에 의해 Si-H 결합을 확인할 수 있는 그래프.
<도면의 주요부분에 대한 부호의 설명>
11 : 반도체기판 13 : 감광막패턴
15 : 트렌치 17 : 산화막
19 : 고밀도 플라즈마 산화막 21 : 소자분리막
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 형성방법은,
반도체기판에 트렌치를 형성하는 공정과,
상기 트렌치 표면을 산화시켜 트렌치 내벽의 결함을 제거하는 공정과,
상기 트렌치를 매립하는 HDP CVD 산화막인 과수소 실리콘산화막을 전체표면상부에 형성하는 공정과,
상기 과수소 실리콘산화막을 평탄화식각하여 소자분리막을 형성하는 공정을 포함하는 것을 특징으로한다.
한편, 이상의 목적을 달성하기 위한 본 발명읜 원리는 다음과 같다.
반도체소자의 실리콘 웨이퍼 표면에 트렌치 식각을 적용하여 소자분리막을 형성하는 경우, 트렌치 식각공정중 야기되는 손상으로 인하여 실리콘 표면 및 트레니 벽면, 트렌치 저부 표면에 점결함이 발생된다. 그리고, 상기 결함으로 인하여 결함 주위는 전기적 평형상태를 이루지 못하게 되어 다음식과 같이 잉여의 전자를 발생시키게 된다.
SiSi→ VSi＋ 4e
( 단, SiSi: 정상 Si 사이트에 위치한 Si 원자, VSi: Si 사이트에 발생된 보이드 ( 결함 ), e : 보이드 발생에 의해 기인된 잉여전자 )
이때, 발생된 잉여전자는 원하지 않는 전자 이동을 수반하게 되어 목적하는 트랜지스터의 특성을 저하시키며, 잉여전자에 의한 누설전류도 발생하게 된다.
따라서, 상기한 잉여전자를 제거하기 위하여, 트렌치 내에 기존의 실리콘산화막을 사용하지 않고 수소를 많이 함유하는 실리콘산화막을 고밀도 플라즈마 CVD 산화막을 형성하고 상기 수소를 잉여전자와 결합시켜 제거함으로써 결함을 제거하는 것이다. ( 4e ＋ 4H＋= 2H2)
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1d 는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 패드산화막(도시안됨)을 형성한다. 이때, 상기 패드화화막은 열산화공정을 이용하여 형성한다.
그리고, 상기 패드산화막 상부에 패드질화막을 형성한다.
그 다음에, 소자분리마스크를 이용한 노광 및 현상공정으로 상기 반도체기판(11) 상부에 감광막패턴(13)을 형성한다.
그리고, 상기 감광막패턴(13)을 마스크로하여 상기 일정두께의 반도체기판(11)을 식각하여 트렌치(15)를 형성한다. (도 1a)
그 다음, 상기 트렌치(15) 표면을 산화시켜 트렌치(15) 내벽에 형성된 결함을 제거한다.
그리고, 상기 감광막패턴(13)을 제거한다. (도 1b)
그 다음, 전체표면상부에 트렌치 매립용 절연막인 HDP CVD 산화막(19)을 형성한다.
이때, 상기 HDP CVD 산화막(19)은 과수소 실리콘산화막이다.
여기서, 상기 HDP CVD 산화막(19)인 과수소 실리콘산화막을 형성하는 공정은, SiH4를 100 ∼ 300 sccm, 산소가스를 15 ∼ 350 sccm, 헬륨가스를 0 ∼ 500 sccm 으로 하고, 플라즈마를 발생시키기 위하여 LF 전력을 3000 ∼ 5000 와트, HF 전력을 2000 ∼ 5000 와트로 인가한다.
그리고, 상기 HDP CVD 공정은, 과수소 실리콘산화막을 용이하게 증착하기 위하여 SiH4/ 산소가스 비를 0.8 이상으로 높게 유지한다.
후속공정시 상기 HDP CVD 산화막(19)에 함유된 수소이온이 확산하여 누설전류를 발생시키는 여분의 전자와 결합하여 전자이동을 억제함으로써 누설전류를 근본적으로 감소시킨다. (도 1c)
그 다음, 상기 HDP CVD 산화막(19)을 평탄화식각하여 평탄화된 트렌치형 소자분리막(21)을 형성한다.
이때, 상기 평탄화식각공정은 CMP 공정으로 실시한다. (도 1d)
도 2 는 FT-IR 분석에 의한 Si-H 결합을 확인할 수 있는 그래프를 도시한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 트렌치 프로파일의 변화로 인한 특성 열화를 최소화할 수 있어 식각공정의마진을 증가시킬 수 있으며 고온 산화공정을 진행하며 발생되는 실리콘 기판의 응력으로 인한 특성열화를 방지할 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬수 있는 효과를 제공한다.

Claims (4)

  1. 반도체기판에 트렌치를 형성하는 공정과,
    상기 트렌치 표면을 산화시켜 트렌치 내벽의 결함을 제거하는 공정과,
    상기 트렌치를 매립하는 HDP CVD 산화막인 과수소 실리콘산화막을 전체표면상부에 형성하는 공정과,
    상기 과수소 실리콘산화막을 평탄화식각하여 소자분리막을 형성하는 공정을 포함하는 반도체소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 HDP CVD 공정은 SiH4를 100 ∼ 300 sccm, 산소가스를 15 ∼ 350 sccm, 헬륨가스를 0 ∼ 500 sccm 으로 하여 실시하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 HDP CVD 공정은 플라즈마를 발생시키기 위하여 LF 전력을 3000 ∼ 5000 와트, HF 전력을 2000 ∼ 5000 와트로 인가하며 실시하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 HDP CVD 공정은 SiH4/ 산소가스 비를 0.8 ∼ 1.0 으로 유지하며 실시하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
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