KR20010058205A - Method of fabricating semiconductor device in which source/drain region is formed by photo resist as spacer - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 질화막을 사용하지 않고 감광막 패턴을 이용하여 스페이서를 형성하고, 소오스/드레인 영역을 형성하는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device in which a spacer is formed using a photosensitive film pattern without using a nitride film and a source / drain region is formed.
단순한 트랜지스터로부터 초고집적 회로(Very Large Scale Integration: VLSI)의 반도체 소자가 발달해감에 따라 제작 비용이나 성능 등 많은 부분에서 큰 발전을 이루어왔다. 이러한 발전이 가능했던 이유 중의 하나가 회로 소자의 크기를 감소시킬 수 있었던 이유에 있다.As semiconductor devices from simple transistors to very large scale integration (VLSI) have evolved, significant advances have been made in many areas, including manufacturing costs and performance. One of the reasons this development has been possible is to reduce the size of circuit elements.
이러한 회로 소자의 가장 기본적인 것이 MOS 트랜지스터(Metal Oxide Semiconductor Transistor) 또는 IGFET(Insulated-Gate Field Effect Transistor) 등의 고집적 소자이다. 특히, 상기와 같은 MOS 트랜지스터의 크기를 감소시킬수록 더욱 정밀하고, 집적도가 높은 회로를 제조하는 것이 가능해진다.The most basic of such a circuit device is a highly integrated device such as a metal oxide semiconductor transistor (MOS transistor) or an insulated-gate field effect transistor (IGFET). In particular, as the size of the MOS transistor is reduced, more precise and highly integrated circuits can be manufactured.
일반적으로, 게이트 전극은 MOS 트랜지스터를 선택하기 위한 전극으로서, 주로 불순물이 도핑된 폴리 실리콘으로 형성되거나, 불순물이 도핑된 폴리 실리콘막과 텅스텐 실리사이드막(WSix)의 적층막으로 형성된다.In general, the gate electrode is an electrode for selecting a MOS transistor, and is mainly formed of polysilicon doped with impurities, or a laminated film of a polysilicon film doped with impurities and a tungsten silicide film WSix.
그러나, 현재와 같은 고집적 반도체 소자의 미세 게이트 전극을 형성하는 경우에 있어서는, 반도체 소자의 고집적화에 의해 반도체 소자의 스위칭 시에 여러 가지 문제점이 나타나고 있다.However, in the case of forming the fine gate electrode of the highly integrated semiconductor element as described above, various problems have arisen at the time of switching of the semiconductor element due to the high integration of the semiconductor element.
여러 가지 문제점 중에서 크게 대두되는 문제점 중의 하나는 핫 캐리어 효과로서, 트랜지스터가 스위칭 되는 동안 열전자(Hot electron)가 게이트 전극으로 유입되어, 게이트 전극 아래 부분에 전하(Charge)의 양을 증대시키고, 그에 따라 트랜지스터의 스위칭 성능을 열화시키는 것이다.One of the major problems among the various problems is the hot carrier effect, in which hot electrons are introduced into the gate electrode while the transistor is switched, thereby increasing the amount of charge under the gate electrode, and thus Degrading the switching performance of the transistor.
이러한 문제점을 해결하기 위하여 많은 방법들이 제시되었는데, 그 중의 한 가지 방법은 트랜지스터의 소오스(Source)와 드레인(Drain) 영역에 저농도의 불순물을 주입하여 게이트 채널의 전계를 약화시키는 LDD(Lightly Doped Drain) 방식이다.In order to solve this problem, many methods have been proposed, one of which is a lightly doped drain (LDD) which weakens the electric field of the gate channel by injecting a low concentration of impurities into the source and drain regions of the transistor. That's the way.
도 1에는 종래의 LDD 방식을 이용하는 경우에 있어서, 반도체 소자의 단면도를 도시한 것이다. 도 1을 참조하면, 종래의 LDD 방식을 이용한 반도체 소자는 반도체 기판(1) 상에 P형 또는 N형의 웰(Well :2)을 형성한다. 상기 웰(2) 상에는 소정의 형태로 게이트 산화막(3)과 게이트 전극(4)이 형성되는데, 이 때의 게이트 전극(4)은 폴리 실리콘(Poly-silicon)으로 이루어질 수도 있고, 텅스텐(W) 등의 금속으로 이루어질 수도 있다. 그리고, 노출된 반도체 기판(1) 상에 저농도의 불순물이 이온 주입되어 형성된 저농도 소오스/드레인 영역(8)과, 게이트 전극(4)과 게이트 산화막(3)의 측면에 스페이서(5)를 이용하여, 고농도의 불순물이 이온 주입되어 형성된 고농도 소오스/드레인 영역(7)의 이중 구조로 된 LDD 구조를 형성한다.1 illustrates a cross-sectional view of a semiconductor device in the case of using a conventional LDD method. Referring to FIG. 1, a semiconductor device using a conventional LDD method forms a P-type or N-type well (Well: 2) on a semiconductor substrate 1. The gate oxide film 3 and the gate electrode 4 are formed on the well 2 in a predetermined shape. In this case, the gate electrode 4 may be made of poly-silicon or tungsten (W). It may be made of metal such as. The low concentration source / drain regions 8 formed by ion implantation of low concentrations of impurities on the exposed semiconductor substrate 1 and the spacers 5 on the side surfaces of the gate electrode 4 and the gate oxide film 3 are used. In addition, an LDD structure having a double structure of the high concentration source / drain region 7 formed by ion implantation of high concentration of impurities is formed.
상기 도 1에서 소오스/드레인 영역에 형성된 저농도 영역(8)에 의해서 게이트 채널에 형성되는 전계는 감소되고, 그에 따라 핫 캐리어 효과도 줄어들게 된다.In FIG. 1, the electric field formed in the gate channel is reduced by the low concentration region 8 formed in the source / drain regions, thereby reducing the hot carrier effect.
핫 캐리어 효과를 줄이기 위한 또 다른 방법으로는 역 T 게이트(inverse T-gate) LDD 방식에 의한 것으로서, 이 방식은 게이트 전극이 측면의 스페이서 하부 부분으로 확장해 들어감으로써 게이트 채널을 넓게 확보하고, 그에 따라 게이트 제어를 안정적으로 수행하도록 하여 반도체 소자의 성능을 향상시키는 방법이다.Another method to reduce the hot carrier effect is by an inverse T-gate LDD method, in which the gate electrode extends into the spacer portion on the side to secure a wider gate channel. Therefore, the gate control is performed stably to improve the performance of the semiconductor device.
도 2a 내지 도 2d는 종래의 역 T 게이트 LDD 방식에 의한 MOS 트랜지스터의 형성 방법을 설명하기 위한 각 공정별 단면도를 도시한 것이다.2A to 2D are cross-sectional views of respective processes for explaining a method of forming a MOS transistor by a conventional reverse T gate LDD method.
MOS 트랜지스터는 게이트 전극 영역과 채널 영역, 그리고 소오스/드레인 영역을 포함하는데, 반도체 기판(11)의 웰 영역(12) 상에 형성된다.The MOS transistor includes a gate electrode region, a channel region, and a source / drain region, which is formed on the well region 12 of the semiconductor substrate 11.
텅스텐을 게이트 전극으로 사용하는 NMOS 트랜지스터(N-channel MOS Transistor)의 경우를 예를 들면, 도 2a에 도시된 바와 같이 먼저, P형 웰(12) 상에 게이트 산화막(13)과 하부 실리사이드막(14), 게이트 전극층(15)이 순차적으로 적층된다.In the case of an N-channel MOS transistor using tungsten as a gate electrode, for example, as shown in FIG. 2A, first, a gate oxide film 13 and a lower silicide film ( 14), the gate electrode layers 15 are sequentially stacked.
그리고, 상기 게이트 전극층(15)을 패터닝하기 위한 소정 형태의 마스크막(20)과 감광막(21)을 증착한다.Then, a mask film 20 and a photosensitive film 21 of a predetermined type for patterning the gate electrode layer 15 are deposited.
공지된 포토 리소그라피(Photo Lithography) 공정을 이용하여 게이트 전극(15)을 소정의 형태로 패터닝한 후에, 마스크막(20)과 감광막(21)을 제거했을 때의 단면도를 도 2b에 도시하였다. 이어서, 저농도의 불순물을 반도체 기판(11)으로 주입하여 저농도 소오스/드레인 영역(16)을 형성한다.A cross-sectional view when the mask film 20 and the photosensitive film 21 are removed after the gate electrode 15 is patterned in a predetermined form using a known photo lithography process is shown in FIG. 2B. Subsequently, a low concentration of impurities are implanted into the semiconductor substrate 11 to form a low concentration source / drain region 16.
그런 다음, 도 2c에 도시된 바와 같이 스페이서용 실리콘 산화막, 또는 실리콘 질화막을 화학적 기상 증착법(Chemical Vapor Deposition: CVD)을 이용하여 증착하고, 이를 식각하여 스페이서(17)를 완성한다.Next, as shown in FIG. 2C, a silicon oxide film or a silicon nitride film for a spacer is deposited using chemical vapor deposition (CVD), and the spacer 17 is etched to etch it.
마지막으로, 도 2d에 도시된 바와 같이 고농도의 불순물을 주입하여 고농도 소오스/드레인 영역(18)을 형성하고, 게이트 전극의 저항을 낮추고, 상부에 형성될층과 배리어(Barrier)의 역할을 하기 위한 상부 실리사이드막(19)을 게이트 전극(15)의 상부에 형성한다.Lastly, as shown in FIG. 2D, a high concentration of impurities are implanted to form a high source / drain region 18, a resistance of the gate electrode is lowered, and a layer and a barrier to be formed thereon. An upper silicide layer 19 is formed on the gate electrode 15.
상기와 같은 역 T-게이트 LDD 방식으로 형성된 게이트 전극은 스페이서 하부로 게이트 전극의 채널이 확장됨으로써, 게이트 채널의 영역을 넓히고, 그에 따라 게이트 채널의 전계를 약화시켜서 핫 캐리어 효과를 감소시킬 수 있는 장점이 있다.The gate electrode formed by the reverse T-gate LDD method has an advantage that the channel of the gate electrode is extended to the lower portion of the spacer, thereby widening the region of the gate channel, thereby reducing the electric field of the gate channel, thereby reducing the hot carrier effect. There is this.
그러나, 상기의 일반적인 LDD 구조 또는 역 T-게이트 방식 등 LDD 구조를 사용하는 제조 방법에 있어서, 저농도 소오스/드레인 영역을 형성한 후에, 고농도의 소오스/드레인 영역을 형성하기 위하여, 실리콘 산화막 또는 실리콘 질화막을 이용한 스페이서를 형성하는데, 상기 스페이서를 형성하는 공정으로 인하여 전체적인 제조 공정이 늘어나게 되고, 스페이서를 형성하기 위한 식각 과정에서 질화막의 두께를 정확히 조절하기 어려운 문제점이 있다.However, in the manufacturing method using the LDD structure, such as the general LDD structure or the reverse T-gate method, in order to form a high concentration source / drain region after forming a low concentration source / drain region, a silicon oxide film or a silicon nitride film In forming a spacer using the spacer, the overall manufacturing process is increased due to the process of forming the spacer, and there is a problem that it is difficult to precisely control the thickness of the nitride film during the etching process for forming the spacer.
그에 따라, 소오스/드레인 영역의 접합 깊이를 정확하게 제어하기가 어렵고, 누설 전류가 발생하는 등 트랜지스터의 안정적인 동작을 저해하는 요인이 되고 있다.As a result, it is difficult to precisely control the junction depth of the source / drain regions, and it is a factor that hinders the stable operation of the transistor, such as a leakage current.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 질화막 대신에 감광막 패턴을 스페이서로 사용하여 소오스/드레인 영역을 형성함으로써, 제조 공정을 줄이고 전기적 특성이 개선된 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention is to solve the above problems, to provide a method of manufacturing a semiconductor device with a reduced manufacturing process and improved electrical characteristics by forming a source / drain region using a photosensitive film pattern as a spacer instead of a nitride film There is this.
도 1은 종래의 LDD 구조를 이용한 반도체 소자의 제조 방법을 설명하기 위한 단면도,1 is a cross-sectional view for explaining a method of manufacturing a semiconductor device using a conventional LDD structure;
도 2a 내지 도 2d는 종래의 역 T 게이트 LDD 방식에 의한 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 단면도,2A to 2D are cross-sectional views of respective processes for explaining a method of manufacturing a semiconductor device by a conventional reverse T gate LDD method;
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 단면도.3A to 3E are cross-sectional views of respective processes for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 명칭)(Name of the code for the main part of the drawing)
30: 반도체 기판 31: 게이트 산화막30: semiconductor substrate 31: gate oxide film
32A: 주 게이트 전극 32B: 부 게이트 전극32A: main gate electrode 32B: negative gate electrode
33: 감광막 패턴 34: 저농도 불순물33: photoresist pattern 34: low concentration impurity
35: 저농도 소오스/드레인 영역 36: 고농도 불순물35: low concentration source / drain region 36: high concentration impurity
37: 고농도 소오스/드레인 영역37: high concentration source / drain regions
상기한 목적을 달성하기 위하여, 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 게이트 산화막과, 게이트용 도전막을 차례로 형성하는 단계와, 상기 게이트용 도전막 상에 소정 형태의 감광막 패턴을 형성하고, 리소그라피 공정을 통하여 주 게이트 전극과, 주 게이트 양쪽에 부 게이트 전극을 패터닝하는 단계와, 상기 감광막 패턴을 배리어막으로 하여 저농도 불순물을 이온 주입하여 저농도 소오스/드레인 영역을 형성하는 단계와, 상기 감광막 패턴을 고온의 열처리 공정으로 플로우시켜서 부 게이트 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 이용하여 고농도 불순물을 이온 주입하여 고농도 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the method of manufacturing a semiconductor device of the present invention comprises the steps of sequentially forming a gate oxide film, a gate conductive film on a semiconductor substrate, and forming a photosensitive film pattern of a predetermined type on the gate conductive film Patterning a main gate electrode and a sub-gate electrode on both sides of the main gate through a lithography process; forming a low concentration source / drain region by ion implanting low concentration impurities using the photoresist pattern as a barrier layer; and Forming a spacer on the sidewalls of the sub-gates by flowing the pattern through a high temperature heat treatment process, and forming a high concentration source / drain region by ion implanting high concentration impurities using the spacers.
상기 부 게이트 전극은 주 게이트 전극의 양 쪽에, 주 게이트 전극보다 선폭을 갖도록 형성하는 것을 특징으로 한다.The sub gate electrode may be formed on both sides of the main gate electrode to have a line width than that of the main gate electrode.
상기 부 게이트 전극은 이후의 열처리 공정에서 감광막 패턴이 매립될 수 있도록 주 게이트 전극과의 간격을 유지하여 형성하는 것을 특징으로 한다.The sub gate electrode may be formed by maintaining a distance from the main gate electrode so that the photoresist pattern may be embedded in a subsequent heat treatment process.
상기 감광막 패턴을 플로우시키기 위한 열처리 공정은 150 내지 200 ℃의 온도로 진행하는 것을 특징으로 한다.The heat treatment process for flowing the photosensitive film pattern is characterized in that proceeds to a temperature of 150 to 200 ℃.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 실리콘 산화막 또는 실리콘 질화막을 사용하지 않고, 감광막 패턴을 이용하여 스페이서를 형성함으로써, 제조 공정을 줄이고, 반도체 소자의 전기적특성을 향상시킨다.According to the present invention, a spacer is formed using a photosensitive film pattern without using a silicon oxide film or a silicon nitride film, thereby reducing a manufacturing process and improving electrical characteristics of a semiconductor device.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내기 위한 각 공정별 단면도를 도시한 것이다.3A to 3F are cross-sectional views of respective processes to illustrate a method of manufacturing a semiconductor device according to an embodiment of the present invention.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(30) 상에 게이트 산화막(31)과 게이트용 도전막(32)을 차례로 형성한다. 이 때, 게이트용 도전막(32)은 폴리 실리콘막을 사용하거나, 텅스텐(W) 등의 금속 또는 금속과 폴리 실리콘막의 적층으로 형성될 수 있다.First, as shown in FIG. 3A, a gate oxide film 31 and a gate conductive film 32 are sequentially formed on the semiconductor substrate 30. In this case, the gate conductive film 32 may be formed of a polysilicon film or may be formed by stacking a metal such as tungsten (W) or a metal and a polysilicon film.
그런 다음, 도 3b에 도시된 바와 같이, 상기 게이트용 도전막(32) 상부에 소정 형태로 감광막 패턴(33)을 형성하고, 상기 게이트용 도전막(32)을 식각하여 주 게이트 전극(32A) 및 주 게이트 전극(32A)의 양 측면에 부 게이트 전극(32B)을 형성한다. 이 때, 상기 주 게이트 전극(32A)과 부 게이트 전극(32B) 사이의 간격은 후속 열처리 공정으로 플로우된 상부의 감광막 패턴(33)이 매립될 수 있을 정도로 형성하고, 부 게이트 전극(32B)의 선폭은 주 게이트 전극(32A)의 선폭보다 작게 형성한다.3B, the photosensitive film pattern 33 is formed on the gate conductive film 32 in a predetermined shape, and the gate conductive film 32 is etched to form the main gate electrode 32A. And sub gate electrodes 32B on both sides of the main gate electrode 32A. At this time, the interval between the main gate electrode 32A and the sub gate electrode 32B is formed such that the upper photoresist pattern 33 flowed through the subsequent heat treatment process can be filled, and the gap between the sub gate electrode 32B The line width is made smaller than the line width of the main gate electrode 32A.
그리고 나서, 도 3c에 도시된 바와 같이, 상기 감광막 패턴(33)을 제거하지 않고, 이를 배리어막으로 하여 노출된 반도체 기판(30)에 저농도의 불순물(34)을 이온 주입하여 저농도 소오스/드레인 영역, 예컨데 N- 영역(35)을 형성한다.3C, a low concentration source / drain region is formed by ion implanting low concentration impurities 34 into the exposed semiconductor substrate 30 without using the photoresist pattern 33 as a barrier film. For example, N-region 35 is formed.
이어서, 도 3d에 도시된 바와 같이, 게이트 전극(32A, 32B) 상에 남아 있는 감광막 패턴(33)을 고온의 열처리 공정으로 플로우시킨다. 150 내지 200 ℃의 온도로 열처리 공정을 진행하면, 주 게이트 전극(32A)과 부 게이트 전극(32B) 사이에감광막이 매립되고, 부 게이트 전극(32B)의 양 측면에 감광막이 플로우되어 스페이서 형태로 형성된다(33a).Subsequently, as shown in FIG. 3D, the photoresist pattern 33 remaining on the gate electrodes 32A and 32B is flowed in a high temperature heat treatment process. When the heat treatment process is performed at a temperature of 150 to 200 ° C., a photoresist film is embedded between the main gate electrode 32A and the sub gate electrode 32B, and the photoresist films flow on both sides of the sub gate electrode 32B to form a spacer. It is formed 33a.
그런 후에, 도 3e에 도시된 바와 같이, 플로우된 감광막 패턴(33a)을 스페이서로 이용하여 고농도 불순물(36)을 노출된 반도체 기판(30) 상에 이온 주입하여 고농도 소오스/드레인 영역(37)을 형성하여, 소오스/드레인 영역을 완성한다.Thereafter, as shown in FIG. 3E, the high concentration source / drain region 37 is implanted by ion implanting the high concentration impurity 36 on the exposed semiconductor substrate 30 using the flowed photoresist pattern 33a as a spacer. To form a source / drain region.
도 3f에는 소오스/드레인 영역을 형성한 후에, 감광막 패턴(33a)을 제거하여 게이트 전극을 완성한 경우의 단면도를 도시한 것이다.3F is a cross-sectional view when the gate electrode is completed by removing the photoresist pattern 33a after forming the source / drain regions.
이상에서 자세히 설명한 바와 같이, 본 발명의 반도체 소자의 제조 방법에 따르면, 감광막 패턴을 스페이서로 사용하여 소오스/드레인 영역을 형성함으로써, 실리콘 산화막 또는 실리콘 질화막으로 스페이서를 형성하는 경우보다 제조 공정을 단축할 수 있다.As described in detail above, according to the method of manufacturing a semiconductor device of the present invention, the source / drain regions are formed using the photosensitive film pattern as a spacer, thereby shortening the manufacturing process than in the case of forming a spacer with a silicon oxide film or a silicon nitride film. Can be.
또한, 실리콘 산화막 또는 실리콘 질화막을 사용한 스페이서의 두께 조절이 제대로 되지 않아, 소오스/드레인 영역의 접합 깊이를 정확히 형성하지 못하고, 그에 따라 누설 전류가 발생하는 문제를 미연에 방지하여, 반도체 소자의 전기적 특성을 향상시킬 수 있는 장점이 있다.In addition, the thickness of the spacer using the silicon oxide film or the silicon nitride film is not properly adjusted, so that the junction depth of the source / drain regions cannot be accurately formed, thereby preventing the problem of leakage current. There is an advantage to improve.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.Hereinafter, this invention can be implemented in various changes in the range which does not deviate from the summary.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990061716A KR20010058205A (en) | 1999-12-24 | 1999-12-24 | Method of fabricating semiconductor device in which source/drain region is formed by photo resist as spacer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990061716A KR20010058205A (en) | 1999-12-24 | 1999-12-24 | Method of fabricating semiconductor device in which source/drain region is formed by photo resist as spacer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010058205A true KR20010058205A (en) | 2001-07-05 |
Family
ID=19629300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990061716A KR20010058205A (en) | 1999-12-24 | 1999-12-24 | Method of fabricating semiconductor device in which source/drain region is formed by photo resist as spacer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010058205A (en) |
-
1999
- 1999-12-24 KR KR1019990061716A patent/KR20010058205A/en not_active Application Discontinuation
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Legal Events
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| WITN | Withdrawal due to no request for examination |