KR20010056836A - 매몰 채널 ｐｍｏｓ 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 매몰 채널 PMOS 트랜지스터 제조 방법에 관한 것으로서, 특히 그 방법은 소자의 활성 영역과 분리영역을 정의하는 필드산화막이 형성된 반도체 기판의 활성 영역내에 n형 웰을 형성하고, n형 웰 내에 n형 불순물로서 As을 이온 주입한 후에 연속해서 P를 이온주입하여 펀치 스톱 영역을 형성하고, 기판 내에 p형 불순물을 이온 주입하여 문턱전압 조절영역을 형성한 후에 기판의 활성 영역 상부에 게이트절연막을 형성하고 그 위에 게이트전극을 형성하고, 게이트전극을 마스크로 하여 게이트전극 에지와 필드산화막 사이에 드러난 기판 내에 n형 불순물이 주입된 소오스/드레인 영역을 형성한다. 이에 따라, 본 발명은 펀치 스톱 영역을 위한 n형 불순물 이온 주입시 As로 이온 주입한 후에 P를 연속적으로 이온 주입하여 채널 영역내에 전자 이동을 증가시켜 전류 구동능력을 높일 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 보다 상세하게는 전류 구동 능력을 높인 매몰 채널 PMOS 트랜지스터 제조 방법에 관한 것이다.
일반적으로 반도체장치의 집적도가 증가함에 따라, MOS(Metal Oxide Silicon) 트랜지스터의 게이트 길이가 감소되고 있다. 이와 같이 게이트 선폭이 감소하면 할수록 유효 채널길이 또한 짧아진다. 그러면, 게이트 아래 채널이 형성되는 채널 영역은 게이트 전압뿐만 아니라 소오스/드레인영역의 공핍층 전하, 전계, 및 전위분포 등의 전기적 영향을 강하게 받아 쇼트 채널 효과(short-channel effect)를 발생하게 된다. 이 쇼트 채널 효과는 문턱 전압(threshold voltage), 소오스/드레인간 전압, 및 서브-스레쉬홀드(sub-threshold) 등의 전기적 특성 저하를 수반하기 때문에, 이를 줄이려는 노력이 계속 진행 중에 있다.
한편, 반도체 소자의 고집적화에 따라 PMOS 트랜지스터가 스케일링 다운되면서 상술한 쇼트 채널 효과를 개선하기 위해서 p+형 불순물이 도핑된 폴리실리콘으로 이루어진 게이트전극을 가진 표면 채널(surface channel) PMOS 트랜지스터가 등장하게 되었다.
그러나, 표면 채널 PMOS 트랜지스터는 BF2를 이온 주입하여 게이트전극을 도핑하기 때문에 F가 활성화되어 실리콘기판과 산화막 표면에서 댕글링 본드를 굳게 하는 네가티브 챠지(negative charge)(F-B 혼합체)가 발생하여 반응물 B2O3형성을 막는다. 이에 따라, 게이트전극 내의 보론(B)이 얇은 산화막을 통과하여 확산되어고 기판으로 침투된다. 그러면, 트랜지스터의 문턱 전압이 변화하게 되고, 구동 전류가 감소하게 된다.
이에 반도체 장치에서 안정된 문턱전압을 획득하기 위해서는 소오스/드레인으로부터 채널에 미치는 공핍층의 영향을 감소시켜야만 한다. 이에 따라 P형 모스트랜지스터는 기판의 농도를 높이면서 드레인 및 소오스를 감싸는 구조의 포켓(pocket) 영역을 형성하여 공핍층 영향을 줄인다.
이러한 구조의 PMOS 트랜지스터는 매몰 채널(buried channel)을 가지고 있어 문턱 전압 변화를 안정되게 할 수 있으나 구동 전류를 증가시킬 수 있는 대책은 마련되지 못하였다.
본 발명의 목적은 PMOS 트랜지스터의 펀치쓰로우(punch through) 특성이 저하되는 것을 개선하기 위해서 n형 불순물을 이온 주입하여 펀치 스톱(punch stop) 이온 주입영역을 형성할 때 As으로 이온 주입한 후에 P를 연속적으로 이온 주입함으로써 As 이온 주입으로 가파른 전위 장벽을 만들고 As 이온 주입에 의해 발생한 결함을 P로 감소시켜 전자 이동을 증가시키고 전류 구동능력을 높이는 매몰 채널 PMOS 트랜지스터 제조 방법을 제공함에 있다.
도 1 내지 도 6은 본 발명에 따른 매몰 채널 PMOS 트랜지스터 제조 방법을 설명하기 위한 공정 순서도를 나타낸 것이다.
* 도면의 주요부분에 대한 부호의 설명 *
10: 실리콘 기판 12: 필드산화막
14: 감광막 패턴 16: n형 웰
18: 필드 스톱 영역 20,22: 펀치 스톱 영역
24: 문턱 전압 조절영역 30: 산화막
32: 도프트 폴리실리콘층 34: 텅스텐층
G: 게이트 전극 36: 포켓 영역
40: 더블 스페이서 42: 소오스/드레인 영역
상기 목적을 달성하기 위하여 본 발명은, PMOS 트랜지스터의 제조 방법에 있어서, 소자의 활성 영역과 분리영역을 정의하는 필드산화막이 형성된 반도체 기판의 활성 영역내에 n형 웰을 형성하는 단계와, n형 웰 내에 n형 불순물로서 As을 이온 주입한 후에 연속해서 P를 이온주입하여 펀치 스톱 영역을 형성하는 단계와, n형 웰 내에 p형 불순물을 이온 주입하여 문턱전압 조절영역을 형성하는 단계와, 기판의 활성 영역 상부에 게이트절연막을 형성하고 그 위에 게이트전극을 형성하는 단계와, 게이트전극을 마스크로 하여 게이트전극 에지와 필드산화막 사이에 드러난 기판 근방에 n형 불순물이 주입된 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.
본 발명의 펀치 스톱 영역을 위한 이온 주입시 As 도우즈량을 1E15∼5E15로 하고 그 이온 주입 세기는 120∼200KeV로 한다.
본 발명의 펀치 스톱 영역을 위한 이온 주입시 P 도우즈량을 1E13∼5E13으로 하고 그 이온 주입 세기는 60∼100KeV로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1 내지 도 6은 본 발명에 따른 매몰 채널 PMOS 트랜지스터 제조 방법을 설명하기 위한 공정 순서도를 나타낸 것으로서, 이를 참조하면 본 발명의 트랜지스터 제조 공정은 다음과 같다.
우선, 도 1을 참조하면, 반도체기판으로서 실리콘기판(10)에 STI(shallow trench isolation) 공정을 실시하여 소자의 활성 영역과 분리영역을 정의하는 필드산화막(12)을 형성한다. 그 다음, n-웰 마스크를 이용한 사진 공정을 진행하여 상기 결과물에 감광막 패턴(14)을 형성한 후에 이온 주입 공정을 실시하여 상기 기판(!0)의 활성 영역내에 n형 웰(16)을 형성한다. 여기서, 이온 주입 공정은 P31의 도우즈량을 1.4E13으로 하고, 그 에너지 크기를 1000KeV로 한다.
그 다음, 동일한 감광막 패턴(14)을 사용하여 n형 웰(16)내에 필드 스톱(filed stop)을 위한 이온 주입 공정을 실시하여 필드 스톱 영역(18)을 형성한다. 이때, 이온 주입 공정시 P31을 이용하며 그 도우즈량은 1.0E3이고, 그 에너지 크기를 250KeV로 한다.
그 다음, 도 2를 참조하면, 상기 기판(10)에 n형 불순물로서 As75를 이온 주입한 후에 연속해서 P31을 이온주입하여 상기 필드 스톱 영역(18) 내에 펀치 스톱 영역(20,22)을 형성한다. 이때, 이온 주입 공정은 As 도우즈량을 1E15∼5E15로 하고, 그 이온 주입 세기를 120∼200KeV로 한다. 그리고, P 도우즈량을 1E13∼5E13으로 하고, 그 이온 주입 세기를 60∼100KeV로 한다. 이로 인해, PMOS 트랜지스터의 펀치쓰로우(punch through)가 저하되는 것을 개선하기 위한 펀치 스톱(punch stop) 이온 주입시 As75로 이온 주입한 후에 P31를 연속적으로 이온 주입함으로써 As 이온 주입으로 가파른 전위 장벽을 만들고 As 이온 주입에 의해 발생한 결함을 P로 감소시켜 전자 이동을 증가시킨다.
그 다음, 도 3을 참조하면, 상기 기판(10)내에 p형 불순물로서 BF2를 이온 주입하여 상기 n형 웰의 기판 표면에 문턱전압 조절영역(24)을 형성한다. 이때,BF2의 도우즈량은 6.5E12이고 그 에너지 크기는 30KeV로 한다.
그 다음, 상기 감광막 패턴(14)을 제거한 후에, 도 4에 도시된 바와 같이, 기판의 활성 영역 상부면에 게이트절연막으로서 산화막(30)을 60Å정도 형성한다. 그리고, 상기 산화막(30)위에 도프트 폴리실리콘(32) 및 텅스텐(34)을 적층한 후에 게이트 마스크를 이용한 사진 및 식각 공정을 실시하여 적층된 텅스텐(34) 및 도프트 폴리실리콘(32)을 패터닝하여 게이트전극(G)을 형성한 후에, 산화막(30)을 식각한다.
이어서, 상기 결과물에 소오스/드레인용 감광막 패턴(도시하지 않음)을 형성한 후에 이후 형성될 소오스/드레인 영역의 기판 농도를 증가시키기 위하여 포켓 영역 이온 주입을 실시한다. 상기 P31 이온 주입시 도우즈량을 8.5E12로 하고, 그 에너지 세기를 60KeV로 한다. 이에 따라, 상기 문턱전압 조절영역(24)과 펀치 스톱 영역(22) 사이의 기판내에 P가 도핑된 포켓 영역(36)이 형성된다.
계속해서, 본 발명의 제조 공정은 소오스/드레인 영역을 정의하면서 게이트전극 측벽 절연을 위한 스페이서 공정을 진행하되, 본 실시예에서는 더블 스페이서(40)를 형성한다. 그러면, 상기 결과물 전면에 질화물을 증착하고 전면식각(etch back) 공정으로 상기 질화물을 식각해서 상기 게이트 전극(G) 측벽에 약 500Å의 두께를 갖는 제 1스페이서(40a)를 형성한다. 그 다음, 기판 전면에 산화물을 증착하고 전면식각 공정으로 상기 산화물을 식각해서 상기 제 1스페이서(40a) 측벽에 약 300Å의 두께를 갖는 제 2스페이서(40b)를 형성한다.
그 다음, 게이트전극(G) 및 더블 스페이서(40)를 마스크로 하여 n형 불순물로서 As75 또는 P31을 고농도로 이온 주입하여 상기 스페이서(40)의 에지와 필드산화막(12) 사이의 기판 내, 특히 포켓 영역(36)내에 소오스/드레인 영역(42)을 형성하여 본 발명의 매몰 채널 PMOS 트랜지스터를 완성한다.
상기한 바와 같이, 본 발명의 제조방법을 이용하게 되면, 문턱 전압 조절용 이온 주입 공정이전에 기판내의 펀치 스톱 이온 주입시 1차로 As로 이온 주입하고 이어서 P를 이온 주입함으로써 As 이온에 의해 기판 표면에 날카로운 전위 장벽을 만들어 주고 As 이온 주입 중 발생한 결함을 P로 해소함으로써 채널 영역의 전자 이동도를 향상시킨다. 이에 따라, 본 발명은 쇼트 채널효과를 억제한 포켓 구조의 매몰 채널 PMOS 트랜지스터에 있어서 전류 구동력을 크게 증가시킬 수 있는 이점이 있다.
Claims (3)
- PMOS 트랜지스터의 제조 방법에 있어서,소자의 활성 영역과 분리영역을 정의하는 필드산화막이 형성된 반도체 기판의 활성 영역내에 n형 웰을 형성하는 단계;상기 n형 웰 내에 n형 불순물로서 As를 이온 주입한 후에 연속해서 P를 이온주입하여 펀치 스톱 영역을 형성하는 단계;상기 n형 웰 내에 p형 불순물을 이온 주입하여 문턱전압 조절영역을 형성하는 단계;상기 기판의 활성 영역 상부에 게이트절연막을 형성하고 그 위에 게이트전극을 형성하는 단계; 및상기 게이트전극을 마스크로 하여 게이트전극 에지와 필드산화막 사이에 드러난 기판근방에 n형 불순물이 주입된 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 매몰 채널 PMOS 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 펀치 스톱 영역을 위한 이온 주입시 As 도우즈량을 1E15∼5E15로 하고 그 이온 주입 세기는 120∼200KeV로 하는 것을 특징으로 하는 매몰 채널 PMOS 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 펀치 스톱 영역을 위한 이온 주입시 P 도우즈량을 1E13∼5E13으로 하고 그 이온 주입 세기는 60∼100KeV로 하는 것을 특징으로 하는 매몰 채널 PMOS 트랜지스터 제조 방법.
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|---|---|---|---|---|
| CN109509760A (zh) * | 2018-09-24 | 2019-03-22 | 深圳市乐夷微电子有限公司 | 一种适合微型表面贴装的光敏传感芯片结构及其加工方法 |
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- 1999-12-17 KR KR1019990058471A patent/KR100334968B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| CN109509760A (zh) * | 2018-09-24 | 2019-03-22 | 深圳市乐夷微电子有限公司 | 一种适合微型表面贴装的光敏传感芯片结构及其加工方法 |
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