KR20010056397A - Schmitt trigger - Google Patents

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KR20010056397A KR1019990057847A KR19990057847A KR20010056397A KR 20010056397 A KR20010056397 A KR 20010056397A KR 1019990057847 A KR1019990057847 A KR 1019990057847A KR 19990057847 A KR19990057847 A KR 19990057847A KR 20010056397 A KR20010056397 A KR 20010056397A
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Abstract

PURPOSE: A Schmitt trigger is provided to minimize the effect of external noises by employing multiple PMOS and NMOS transistors to enlarge the gap between the times of rising and falling transitions. CONSTITUTION: In the Schmitt trigger, first-to-third PMOS transistors(MP1,MP2,MP3) are formed sequentially between the power supply(VDD) and node A receiving the input signal through the gate respectively. First-to-third NMOS transistors are formed between node C and the ground receiving the input signal through the gate respectively. The fourth PMOS transistor(MP4) has the source connected to node A, the drain to node B, and the drain to the input signal. The fifth PMOS transistor(MP5) has the source connected node A, the gate to node B, and the drain to the ground. The fourth NMOS transistor(MN4) has the drain connected to node B, the source to node C, and the gate to the input signal. The fifth NMOS transistor(MN5) has the source connected to node C, the gate to node B, and the drain to the power supply(VDD). The final output signal is produced from node B.

Description

쉬미트 트리거{SCHMITT TRIGGER}Schmitt triggers {SCHMITT TRIGGER}

본 발명은 쉬미트 트리거에 관한 것으로, 특히 모스트랜지스터를 추가 삽입하여 퍼상승/하강 트랜지션 시점의 간격을 크게 함으로써 외부 노이즈에 대한 영향을 최소화할 수 있도록 한 쉬미트 트리거에 관한 것이다.The present invention relates to a Schmitt trigger, and more particularly, to the Schmitt trigger to minimize the effect on the external noise by increasing the interval between the up / down transition time by inserting the morph transistor.

도1은 일반적인 쉬미트 트리거의 구성을 보인 회로도로서, 이에 도시된 바와같이 전원전압(VDD)이 소스에, 입력신호가 게이트에 인가되고, 드레인이 노드A에 접속된 제1 피모스트랜지스터(MP1)와, 소스가 상기 노드A에, 드레인이 노드B에 접속되고, 게이트에 입력신호가 인가된 제2 피모스트랜지스터(MP2)와, 소스가 상기 노드A에, 게이트가 노드B에 접속되고, 드레인이 접지된 제3 피모스트랜지스터(MP3)와, 드레인이 상기 노드B에, 소스가 노드C에 접속되고, 게이트에 입력신호가 인가된 엔모스트랜지스터(MN2)와, 드레인이 상기 노드C에 접속되고, 게이트에 입력신호가 인가되며, 소스가 접지된 엔모스트랜지스터(MN1)와, 소스가 상기 노드C에, 게이트가 상기 노드B에 접속되고, 전원전압(VDD)이 드레인에 인가된 엔모스트랜지스터 (MN3)와, 상기 노드B에서 출력신호가 출력되도록 구성되며, 이와같은 종래 장치의 동작을 설명한다.FIG. 1 is a circuit diagram showing a general Schmitt trigger configuration, in which a first PMOS transistor MP1 having a power supply voltage VDD applied to a source, an input signal applied to a gate, and a drain connected to a node A as shown in FIG. ), A source connected to the node A, a drain connected to the node B, a second PMOS transistor MP2 to which an input signal is applied to a gate, a source connected to the node A, a gate connected to the node B, A third PMO transistor MP3 having a drain grounded, a drain connected to the node B, a source connected to the node C, an input signal applied to a gate, and an drain to the node C. An NMOS transistor MN1 connected to the gate, an input signal is applied to the gate, a source is grounded, a source is connected to the node C, a gate is connected to the node B, and a power supply voltage VDD is applied to the drain. MOS transistor MN3 and output signal from node B Is configured to output, this will be described operation of the conventional apparatus.

먼저, 입력신호가 그라운드전압 레벨에서 전원전압(VDD) 레벨까지 증가하는 경우, 처음에 입력신호가 그라운드전압이므로 피모스트랜지스터(MP1),(MP2)는 턴온되므로 출력단은 전원전압(VDD) 레벨을 갖는다First, when the input signal is increased from the ground voltage level to the power supply voltage (VDD) level, since the input signal is the ground voltage at first, the PMOS transistors MP1 and MP2 are turned on so that the output terminal has the power supply voltage VDD level. Have

따라서, 엔모스트랜지스터(MN3)도 턴온상태를 유지한다.Therefore, the enmo transistor MN3 also remains turned on.

입력단의 전위가 엔모스트랜지스터(MN1)의 문턱전압에 도달하면 그 엔모스트랜지스터(MN1)는 턴온되고, 이에 의해 상기 엔모스트랜지스터(MN1),(MN3)가 동시에 턴온되므로 엔모스트랜지스터(MN1)의 드레인 단자는 엔모스트랜지스터(MN1),(MN3)에 의해 전원전압(VDD)이 분배된 전위를 갖게 된다.When the potential of the input terminal reaches the threshold voltage of the NMOS transistor MN1, the NMOS transistor MN1 is turned on, whereby the NMOS transistors MN1 and MN3 are turned on at the same time so that the NMOS transistor MN1 is turned on. The drain terminal of has a potential in which the power supply voltage VDD is divided by the NMOS transistors MN1 and MN3.

이후, 입력신호의 전위가 계속 증가하여 노드C에 걸린 전압(Vds1)에 엔모스트랜지스터(MN2)의 문턱전압(Vth)을 가산한 레벨까지 도달하면 그 엔모스트랜지스터(MN2)가 턴온되고, 이때 출력단의 전위는 그라운드 전위를 띄게 된다.Subsequently, when the potential of the input signal continues to increase to reach a level obtained by adding the threshold voltage Vth of the NMOS transistor MN2 to the voltage Vds1 applied to the node C, the NMOS transistor MN2 is turned on. The potential at the output stage has a ground potential.

이에 따라, 상기 엔모스트랜지스터(MN1),(MN3)에 의한 분배전압(Vds1) 만큼 높은 전위에서 상기 엔모스트랜지스터(MN2)를 턴온시켜 동작시키므로 입력단이 0V의 전위를 가지고 동작할 때 비교적 큰 노이즈의 발생에도 출력단의 전위가 흔들리지 않는다.Accordingly, since the NMOS transistor MN2 is turned on at a potential as high as the distribution voltage Vds1 by the NMOS transistors MN1 and MN3, the noise is relatively large when the input terminal operates with a potential of 0V. The output terminal does not shake even when

반대로, 입력단이 전원전압(VDD) 레벨에서 그라운드 전압까지 감소하는 경우, 처음에 입력신호가 전원전압(VDD)이므로 엔모스트랜지스터(MN1),(MN2)는 턴온되므로 출력단은 그라운드전압 레벨을 갖는다On the contrary, when the input terminal decreases from the power supply voltage VDD level to the ground voltage, since the input signal is initially the power supply voltage VDD, the NMOS transistors MN1 and MN2 are turned on so that the output terminal has a ground voltage level.

따라서, 피모스트랜지스터(MP3)도 턴온상태를 유지한다.Accordingly, the PMOS transistor MP3 also remains turned on.

입력단의 전위가 피모스트랜지스터(MP1)의 문턱전압에 도달하면 그 피모스트랜지스터(MP1)는 턴온되고, 이에 의해 상기 피모스트랜지스터(MP1),(MP3)가 동시에 턴온되므로 피모스트랜지스터(MP1)의 드레인 단자는 피모스트랜지스터(MP1),(MP3)에 의해 전원전압(VDD)이 분배된 전위를 갖게 된다.When the potential of the input terminal reaches the threshold voltage of the PMOS transistor MP1, the PMOS transistor MP1 is turned on, whereby the PMO transistors MP1 and MP3 are turned on at the same time, thereby the PMO transistor MP1. The drain terminal has a potential at which the power supply voltage VDD is divided by the MOS transistors MP1 and MP3.

이후, 입력신호의 전위가 계속 감소하여 노드A에 걸린 전압에 피모스트랜지스터(MP2)의 문턱전압(Vth)을 감산한 레벨까지 도달하면 그 피모스트랜지스터(MP2)가 턴온되고, 이때 출력단의 전위는 전원전압(VDD) 레벨을 갖게 되는데, 즉 입력단의 전위가 전원전압(VDD) 레벨을 가지고 동작할 때 비교적 큰 노이즈의 발생에도 출력단의 전위가 흔들리지 않는다.Subsequently, when the potential of the input signal continues to decrease to reach a level obtained by subtracting the threshold voltage Vth of the PMOS transistor MP2 to the voltage applied to the node A, the PMOS transistor MP2 is turned on. Has a power supply voltage VDD level, i.e., when the potential of the input terminal operates with the power supply voltage VDD level, the potential of the output terminal does not shake even when relatively large noise is generated.

그러나, 상기와 같이 동작하는 종래 장치는 트랜지션 시점을 모스트래지스터의 크기에 대한 비로만 결정하므로 상승/하강 트래지션의 폭이 좁아 외부 노이즈에 의한 영향을 크게 받는 문제점이 있었다.However, the conventional apparatus operating as described above has a problem in that the transition point is determined only as a ratio with respect to the size of the mosistor, so that the width of the rising / falling transition is narrow and greatly affected by external noise.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 모스트랜지스터를 추가 삽입하여 상승/하강 트랜지션 시점의 간격을 크게 함으로써 외부 노이즈에 대한 영향을 최소화할 수 있도록 한 쉬미트 트리거를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a Schmitt trigger that can minimize the effect on external noise by increasing the interval between rising and falling transition points by additionally inserting a MOS transistor. have.

도1은 종래 쉬미트 트리거에 대한 구성을 보인 회로도.1 is a circuit diagram showing a configuration for a conventional Schmitt trigger.

도2는 본 쉬미트 트리거에 대한 구성을 보인 회로도.Fig. 2 is a circuit diagram showing the configuration for this Schmitt trigger.

도3은 본 발명과 종래 쉬미트 트리거의 비교 파형도.Figure 3 is a comparison waveform diagram of the present invention and the conventional Schmitt trigger.

*****도면의 주요부분에 대한 부호의 설명********** Description of the symbols for the main parts of the drawings *****

MN1~MN5:엔모스트랜지스터 MP1~MP5:피모스트랜지스터MN1 to MN5: NMOS transistors MP1 to MP5: PMOS transistors

상기와 같은 목적을 달성하기 위한 본 발명은 전원전압단과 노드A 사이에서 게이트에 입력신호가 인가되어 순차적으로 직렬접속된 제1,제2,제3 피모스트랜지스터와, 노드C와 접지단 사이에서 게이트에 입력신호가 인가되어 순차적으로 직렬 접속된 제1,제2,제3 엔모스트랜지스터와, 소스가 상기 노드A에, 드레인이 노드B에 접속되고, 게이트에 입력신호가 인가된 제4 피모스트랜지스터와, 소스가 상기 노드A에, 게이트가 노드B에 접속되고, 드레인이 접지된 제5 피모스트랜지스터와, 드레인이 상기 노드B에, 소스가 노드C에 접속되고, 게이트에 입력신호가 인가된 제4 엔모스트랜지스터와, 소스가 상기 노드C에, 게이트가 상기 노드B에 접속되고, 전원전압이 드레인에 인가된 제5 엔모스트랜지스터와, 상기 노드B에서 출력신호가 출력되도록 구성한 것을 특징으로 한다.In order to achieve the above object, the present invention provides an input signal applied to a gate between a power supply voltage terminal and a node A to sequentially connect first, second and third PMOS transistors, and a node C and a ground terminal. First, second, and third enMOS transistors sequentially connected in series with an input signal applied to a gate, and a fourth P having a source connected to the node A, a drain connected to the node B, and an input signal applied to the gate. A fifth MOS transistor having a MOS transistor, a source connected to the node A, a gate connected to the node B, a drain connected to the ground, a drain connected to the node B, a source connected to the node C, and an input signal supplied to the gate The fourth NMOS transistor, the source is connected to the node C, the gate is connected to the node B, and the fifth NMOS transistor is applied to the drain, and the output signal is output from the node B. Characteristic It shall be.

이하, 본 발명에 의한 쉬미트 트리거에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, the action and effect on the Schmitt trigger according to the present invention will be described in detail.

도2는 본 발명 쉬미트 트리거에 대한 구성을 보인 회로도로서, 이에 도시한 바와같이 전원전압(VDD)단과 노드A 사이에서 게이트에 입력신호가 인가되어 순차적으로 직렬접속된 제1,제2,제3 피모스트랜지스터(MP1~MP3)와, 노드C와 접지단 사이에서 게이트에 입력신호가 인가되어 순차적으로 직렬 접속된 제1,제2,제3 엔모스트랜지스터(MN1~MN3)와, 소스가 상기 노드A에, 드레인이 노드B에 접속되고, 게이트에 입력신호가 인가된 제4 피모스트랜지스터(MP4)와, 소스가 상기 노드A에, 게이트가 노드B에 접속되고, 드레인이 접지된 제5 피모스트랜지스터(MP5)와, 드레인이 상기 노드B에, 소스가 노드C에 접속되고, 게이트에 입력신호가 인가된 제4 엔모스트랜지스터(MN4)와, 소스가 상기 노드C에, 게이트가 상기 노드B에 접속되고, 전원전압(VDD)이 드레인에 인가된 제5 엔모스트랜지스터(MN5)와, 상기 노드B에서 출력신호가 출력되도록 구성하며, 이와같은 본 발명의 동작을 설명한다.FIG. 2 is a circuit diagram illustrating a Schmitt trigger of the present invention. As shown in FIG. 2, first, second, and first serially connected input signals are applied to a gate between a power supply voltage (VDD) terminal and a node A. 3 Input signal is applied to the gate between the PMOS transistors MP1 to MP3, the node C and the ground terminal, and the first, second and third NMOS transistors MN1 to MN3 connected in series are sequentially connected to the source. A fourth PMOS transistor MP4 having a drain connected to node B, an input signal applied to a gate thereof, a source connected to node A, a gate connected to node B, and a drain grounded to node A; 5 PMOS transistor MP5, a drain connected to node B, a source connected to node C, a fourth NMOS transistor MN4 to which an input signal is applied to a gate, and a source connected to node C, and a gate A fifth NMOS connected to the node B and having a power supply voltage VDD applied to a drain; Transistor (MN5), and configured such that the output signal is output from the node B, and a description of such operation of the present invention.

먼저, 입력단이 그라운드전압에서 전원전압(VDD) 레벨까지 증가하는 경우, 처음에 입력단의 전위가 그라운드전압 레벨이므로 피모스트랜지스터(MP1~MP4)는 턴온상태이고, 이에 의해 출력단의 전위는 전원전압(VDD) 레벨을 갖는다.First, when the input terminal increases from the ground voltage to the power supply voltage (VDD) level, first, the potential of the input terminal is the ground voltage level, so the PMOS transistors MP1 to MP4 are turned on, whereby the potential of the output terminal is the power supply voltage ( VDD) level.

따라서, 엔모스트랜지스터(MN5)도 턴온상태를 유지한다.Therefore, the enmo transistor MN5 also remains turned on.

만약, 상기 입력단의 전압이 엔모스트랜지스터(MN1)의 문턱전압에 도달하면 그 엔모스트랜지스터(MN1)는 턴온되는데, 엔모스트랜지스터(MN2),(MN3)는 바디 바이어스 효과에 의해 문턱전압이 높으므로 아직 턴온되지 않는다.If the voltage of the input terminal reaches the threshold voltage of the NMOS transistor MN1, the NMOS transistor MN1 is turned on, and the NMOS transistors MN2 and MN3 have a high threshold voltage due to a body bias effect. As it is not turned on yet.

이후, 입력전압이 계속 증가하여 엔모스트랜지스터(MN3)를 턴온시키기에 충분한 전압이 되면 엔모스트랜지스터(MN1~MN3,MN5)가 동시에 턴온되고, 이에 따라 상기 엔모스트랜지스터(MN3)의 드레인 단자는 상기 엔모스트랜지스터(MN5)와 엔모스트랜지스터(MN1~MN3)에 의해 전원전압(VDD)이 분배되어진 전압을 갖게 된다.Subsequently, when the input voltage continues to increase so that the voltage is sufficient to turn on the NMOS transistor MN3, the NMOS transistors MN1 to MN3 and MN5 are turned on at the same time. Accordingly, the drain terminal of the NMOS transistor MN3 is The power voltage VDD is divided by the NMOS transistor MN5 and the NMOS transistors MN1 to MN3.

여기서, 입력전압이 계속 증가하여 상기 엔모스트랜지스터(MN3)의 드레인에 걸리는 전압에 엔모스트랜지스터(MN4)의 문턱전압을 가산한 전압레벨에 도달하면 그 엔모스트랜지스터(MN4)가 턴온되고 이때, 출력단의 전위는 그라운드 전위를 갖게 된다.Here, when the input voltage continues to increase and reaches a voltage level obtained by adding the threshold voltage of the enMOS transistor MN4 to the voltage applied to the drain of the enMOS transistor MN3, the enMOS transistor MN4 is turned on. The potential at the output stage has a ground potential.

따라서, 상기 엔모스트랜지스터(MN5)와 엔모스트랜지스터(MN1~MN3)에 의한 분배전압 만큼 높은 전압에서 엔모스트랜지스터(MN4)를 턴온시켜 동작하므로 입력단이 그라운드 전위를 가지고 동작할 때 비교적 큰 노이즈의 발생에도 출력단의 신호가 흔들리지 않는다.Therefore, since the NMOS transistor MN4 is turned on at a voltage as high as the division voltage between the NMOS transistors MN5 and MN1 to MN3, the input terminal operates with a ground potential, thereby causing relatively high noise. Even when it occurs, the output signal does not shake.

즉, 상기 엔모스트랜지스터(MN4)는 노드C와 접지단 사이에 직렬 접속된 엔모스트랜지스터(MN)의 갯수를 증가시킬수록 바이어스에 의한 문턱전압이 상승하여 출력단의 전압이 외부 노이즈에 영향을 덜 받게 된다.That is, the NMOS transistor MN4 increases the number of NMOS transistors MN connected in series between the node C and the ground terminal, so that the threshold voltage caused by the bias increases, so that the voltage at the output terminal is less affected by external noise. Will receive.

반대로, 입력단이 전원전압(VDD)레벨에서 그라운드전압으로 감소되는 경우,처음에 입력단의 전위가 전압전압(VDD) 레벨이므로 엔모스트랜지스터 (MN1 ~MN4)는턴온상태이고, 이에 의해 출력단의 전위는 그라운드전압 레벨을 갖는다.On the contrary, when the input terminal is reduced from the power supply voltage VDD level to the ground voltage, since the potential of the input terminal is initially at the voltage voltage VDD level, the MOS transistors MN1 to MN4 are turned on, whereby the potential of the output terminal is It has a ground voltage level.

따라서, 피모스트랜지스터(MP5)도 턴온상태를 유지한다.Accordingly, the PMOS transistor MP5 also remains turned on.

만약, 상기 입력단의 전압이 피모스트랜지스터(MP1)의 문턱전압에 도달하면 그 피모스트랜지스터(MP1)는 턴온되는데, 피모스트랜지스터(MP2),(MP3)는 바디 바이어스 효과에 의해 문턱전압이 낮아지므로 아직 턴온되지 않는다.If the voltage of the input terminal reaches the threshold voltage of the PMOS transistor MP1, the PMOS transistor MP1 is turned on, and the PMOS transistors MP2 and MP3 have a low threshold voltage due to the body bias effect. It is not turned on yet.

이후, 입력전압이 계속 감속하여 피모스트랜지스터(MP3)를 턴온시키기에 충분한 전압이 되면 피모스트랜지스터(MP1~MP3,MP5)가 동시에 턴온되고, 이에 따라 상기 피모스트랜지스터(MP3)의 드레인 단자는 상기 피모스트랜지스터(MP5)와 피모스트랜지스터(MP1~MP3)에 의해 전원전압(VDD)이 분배되어진 전압을 갖게 된다.Thereafter, when the input voltage continues to decelerate and becomes a voltage sufficient to turn on the PMOS transistor MP3, the PMOS transistors MP1 to MP3 and MP5 are simultaneously turned on, so that the drain terminal of the PMOS transistor MP3 is turned on. The power supply voltage VDD is divided by the PMOS transistors MP5 and the PMOS transistors MP1 to MP3.

여기서, 입력전압이 계속 감소하여 상기 피모스트랜지스터(MP3)의 드레인에 걸리는 전압에 피모스트랜지스터(MP4)의 문턱전압을 감산한 전압레벨에 도달하면 그 피모스트랜지스터(MP4)가 턴온되고 이때, 출력단의 전위는 전원전압(VDD) 레벨을 갖게 된다.Here, when the input voltage continues to decrease to reach a voltage level obtained by subtracting the threshold voltage of the PMOS transistor MP4 from the voltage applied to the drain of the PMOS transistor MP3, the PMOS transistor MP4 is turned on. The potential of the output terminal has a power supply voltage (VDD) level.

따라서, 상기 피모스트랜지스터(MP5)와 피모스트랜지스터(MP1~MP3)에 의한 분배전압 만큼 낮은 전압에서 피모스트랜지스터(MP4)를 턴온시켜 동작하므로 입력단이 전원전압(VDD) 레벨을 가지고 동작할 때 비교적 큰 노이즈의 발생에도 출력단의 신호가 흔들리지 않는다.Therefore, when the input terminal operates with the power supply voltage VDD, the PMOS transistor MP4 is turned on at a voltage as low as the voltage divided by the PMOS transistors MP5 and PMO transistors MP1 to MP3. The signal at the output stage does not shake even when relatively loud noise is generated.

즉, 상기 피모스트랜지스터(MP4)는 전원전압(VDD)단과 노드A 사이에 직렬 접속된 피모스트랜지스터(MP)의 갯수를 증가시킬수록 바이어스에 의한 문턱전압이 하강하여 출력단의 전압이 외부 노이즈에 영향을 덜 받게 된다.That is, as the number of the PMOS transistors MP4 connected in series between the power supply voltage VDD terminal and the node A increases, the PMOS transistor MP4 decreases the threshold voltage caused by the bias, so that the voltage of the output terminal is reduced to external noise. Will be less affected.

여기서, 도3은 본 발명과 종래 기술을 비교한 파형도이다.3 is a waveform diagram comparing the present invention and the prior art.

이상에서 상세히 설명한 바와 같이 본 발명은 피모스트랜지스터와 엔모스트랜지스터를 직렬로 추가 접속하여 바이어스 효과에 의한 문턱전압을 상승시킬 수 있음을 이용하여 입력신호에 대한 문턱전압의 크기를 증가시켜 동작시점을 조절함으로써 외부 노이즈에 대한 영향을 감소시킬 수 있는 효과가 있다.As described in detail above, the present invention increases the threshold voltage for the input signal by increasing the threshold voltage due to the bias effect by additionally connecting the PMOS transistor and the NMOS transistor in series to improve the operation time. By adjusting, the effect on the external noise can be reduced.

Claims (3)

전원전압(VDD)단과 노드A 사이에서 게이트에 입력신호가 인가되어 순차적으로 직렬접속된 제1,제2,제3 피모스트랜지스터(MP1~MP3)와, 노드C와 접지단 사이에서 게이트에 입력신호가 인가되어 순차적으로 직렬 접속된 제1,제2,제3 엔모스트랜지스터(MN1~MN3)와, 소스가 상기 노드A에, 드레인이 노드B에 접속되고, 게이트에 입력신호가 인가된 제4 피모스트랜지스터(MP4)와, 소스가 상기 노드A에, 게이트가 노드B에 접속되고, 드레인이 접지된 제5 피모스트랜지스터(MP5)와, 드레인이 상기 노드B에, 소스가 노드C에 접속되고, 게이트에 입력신호가 인가된 제4 엔모스트랜지스터(MN4)와, 소스가 상기 노드C에, 게이트가 상기 노드B에 접속되고, 전원전압 (VDD)이 드레인에 인가된 제5 엔모스트랜지스터(MN5)와, 상기 노드B에서 출력신호가 출력되도록 구성한 것을 특징으로 하는 쉬미트 트리거.An input signal is applied to the gate between the power supply voltage VDD terminal and the node A to sequentially input the first, second, and third PMOS transistors MP1 to MP3 connected in series, and to the gate between the node C and the ground terminal. The first, second, and third NMOS transistors MN1 to MN3 sequentially connected in series with the signal applied thereto, the source connected to the node A, the drain connected to the node B, and the input signal applied to the gate. 4 PMOS transistor MP4, a source connected to node A, a gate connected to node B, a drain connected to ground, and a drain connected to node B, and source to node C; A fourth NMOS transistor MN4 connected with an input signal applied to a gate, a fifth NMOS transistor having a source connected to the node C, a gate connected to the node B, and a power supply voltage VDD applied to a drain; And a transistor MN5 and an output signal from the node B. Schmitt trigger. 제1 항에 있어서, 제4 피모스트랜지스터(MP4)는 전원전압(VDD)단과 노드A사이에 직렬 접속된 피모스트랜지스터(MP)의 개수를 증가시킬수록 바이어스에 의한 문턱전압이 하강되는 것을 특징으로 하는 쉬미트 트리거.The threshold voltage of the fourth PMOS transistor MP4 decreases as the number of PMOS transistors MP connected in series between the power supply voltage VDD terminal and the node A increases. Schmitt triggers. 제1 항에 있어서, 제4 엔모스트랜지스터(MN4)는 노드C와 접지단 사이에 직렬 접속된 엔모스트랜지스터(MN)의 개수를 증가시킬수록 바이어스에 의한 문턱전압이 상승되는 것을 특징으로 하는 쉬미트 트리거회로.The threshold voltage of the fourth NMOS transistor MN4 increases as the number of NMOS transistors MN connected in series between the node C and the ground terminal increases. Meat trigger circuit.
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