KR20010050965A - 스크램블 및 디스크램블 수단을 포함하는 데이터 프로세싱유닛을 갖는 데이터 프로세서 - Google Patents

스크램블 및 디스크램블 수단을 포함하는 데이터 프로세싱유닛을 갖는 데이터 프로세서 Download PDF

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Abstract

데이터 프로세서는 데이터 메모리 및 데이터 버스와 어드레스 버스를 통하여 데이터 메모리와 접속된 데이터 프로세싱 유닛을 포함한다. 데이터 프로세싱 유닛은 데이터 메모리에 데이터를 기록하거나 데이터 메모리로부터 데이터를 판독한다. 데이터 메모리에 기록된 데이터를 스크램블하는 회로와 데이터 메모리로부터 판독된 스크램블된 데이터를 디스크램블하는 회로가 데이터 프로세싱 유닛에 제공된다. 그러므로, 데이터 메모리 내의 데이터 버스 또는 메모리 셀들의 저장된 상태를 프로빙하여 스크림블된 데이터만 입수할 수 있다.

Description

스크램블 및 디스크램블 수단을 포함하는 데이터 프로세싱 유닛을 갖는 데이터 프로세서 {DATA PROCESSOR HAVING DATA PROCESSING UNIT INCORPORATING SCRAMBLE AND DESCRAMBLE MEANS}
본 발명은 데이터 메모리에 기록된 데이터를 스크램블하는 수단과 스크램블된 데이터를 디스크램블하는 수단을 갖는 데이터 프로세서에 관한 것이다.
최근, 소위 원 칩 마이크로 컴퓨터와 같은 데이터 프로세서는 RAM(Random Access Memory)과 같은 데이터 메모리와 데이터 버스와 어드레스 버스를 통하여 상 호 접속된 CPU(Centural Processing Unit)와 같은 데이터 프로세서를 포함한다.
이러한 데이터 프로세서에서는 데이터 메모리가 데이터 버스를 통하여 데이터 프로세싱 유닛과 접속되기 때문에, 외부에서 프로빙하여 데이터 버스를 통하여 전송된 데이터를 부정하게 입수할 수 있다.
일본 특개평 11-167526호 공보와 일본 특개평 11-203237호 공보에 전술된 바와 같은 데이터의 누출을 막기 위한 데이터 프로세서가 개시되어 있다. 이들 공보에 개시된 데이터 프로세서는 이후 간략하게 설명된다.
우선, 일본 특개평 11-167526 공보의 데이터 프로세서는 도 1에 나타낸 바와 같이 데이터 메모리로서 작용하는 RAM(101) 및 어드레스 버스(103)와 데이터 버스(104)를 통하여 상호 접속된 데이터 프로세싱 유닛으로서 작용하는 CPU(102)를 포함하고 데이터 버스(104)의 중간에 위치하는 스크램블/디스크램블 회로(105)를 더 포함한다.
스크램블/디스크램블 회로(105)는 CPU(102)로부터 RAM(101)에 기록된 데이터를 스크램블하고 RAM(101)으로부터 CPU(102)에서 판독된 스크램블된 데이터를 디스크램블한다. 따라서, 데이터 프로세서에서, RAM(101) 내의 메모리 셀의 저장된 상태를 프로빙하여 스크램블된 데이터만 입수하고, 스크램블/디스크램블 회로(105)와 RAM(101) 사이의 데이터 버스(104)를 프로빙하여 스크램블된 데이터만 입수할 수 있다.
일본 특개평 11-203237호 공보의 데이터 프로세서는 도 2에 나타낸 바와 같이 데이터 메모리로서 작용하는 RAM(201) 및 어드레스 버스(203)와 데이터 버스(204)를 통하여 상호 접속된 데이터 프로세싱 유닛으로서 작용하는 CPU(202)를 포함하고, 각각 RAM(201)과 CPU(202)에 스크램블/디스크램블 회로9205)가 포함되어 있다.
따라서, 이 데이터 프로세서에서 CPU(202)로부터 RAM(201)에 기록된 데이터는 CPU(202)의 스크램블/디스크램블 회로(206)에서 스크램블된 후 데이터 버스를 통하여 RAM(201)에 전송되고, 스크램블/디스크램블 회로(205)에서 디스크램블된 후 RAM(201)에 기록된다.
RAM(201)으로부터 CPU(202)에 판독된 데이터는 데이터 버스(204)를 통하여 전송 시간에 의해 또한 스크램블된다. 따라서, 이 데이터 프로세서에서 데이터 버스(204)를 프로빙하여 스크램블된 데이터만 입수할 수 있다.
그러나, 도 1에 나타낸 데이터 프로세서에서 스크램블/디스크램블 회로(105)와 CPU(102) 사이의 데이터 버스(104)를 프로빙하여 데이터를 부정하게 입수할 수 있다. 도 2에 나타낸 데이터 프로세서에서 RAM(201)의 메모리 셀에서 저장된 상태를 프로빙하여 데이터를 부정하게 입수할 수 있다.
본 발명의 목적은 단순한 구조로 데이터 누출을 막을 수 있는 데이터 프로세서를 제공하는 것이다.
본 발명의 한 양태에 따라서 데이터 프로세서는 데이터 메모리에 기록된 데이터를 스크램블하는 수단과 데이터 프로세싱 유닛 내의 데이터 메모리에 기록된 스크램블된 데이터를 디스크램블하는 수단을 포함한다.
데이터 메모리에서 데이터 버스 또는 메모리 셀들의 저장 상태를 프로빙하여 스크램블된 데이터만 입수할 수 있기 때문에 스크램블링 전의 원 데이터를 입수하기는 어렵다.
본 발명의 한 실시예에 따라, 스크램블 수단은 기록 어드레스에 따라 데이터를 스크램블하고, 디스크램블 수단은 판독 어드레스에 따라 스크램블된 데이터를 디스크램블한다.
스크램블된 데이터는 기록 어드레스에 대응하여 바뀌기 때문에, 스크램블된 데이터를 분석하여 원 데이터를 입수하기가 어렵다. 이 경우, 데이터의 전체 비트는 스크램블될 필요가 없고, 어드레스의 일부의 비트가 사용될 수 있다. 어드레스의 하위 비트 값에 따른 데이터의 스크램블 또는 디스크램블은 하위 비트 값이 자주 바뀌기 때문에 스크램블된 데이터를 분석하여 원 데이터를 입수하기가 더 어렵다.
본 발명의 다른 실시예에 따라, 스크램블 수단과 디스크램블 수단은 각각 데이터의 미리 정해진 위치의 복수개의 비트 각각을 반전하는 인버터 수단과, 데이터 의 미리 정해진 위치의 복수개의 비트 각각 또는 데이터의 기록/판독 어드레스의 미리 정해진 위치의 복수개의 비트 중 대응하는 하나의 비트의 값에 따라 비트를 반전함으로써 얻어진 반전된 각 비트를 선택하는 실렉터 수단을 포함한다.
본 발명의 다른 실시예에 따라, 데이터 메모리는 어드레스에 기초한 복수개의 영역으로 분할되고, 데이터는 각 영역에 따라 스크램블/디스크램블된다.
본 발명의 상기 및 다른 목적, 특징과 이점은 본 발명의 예를 설명하는 첨부된 도면에 관한 다음의 설명으로부터 분명해진다.
도 1은 데이터 프로세서의 제1 종래 기술의 주요 부분을 나타내는 개략적인 블록도.
도 2는 데이터 프로세서의 제2 종래기술의 주요 부분을 나타내는 개략적인 블록도.
도 3은 본 발명의 제1 실시예에 따른 데이터 프로세서의 주요 부분을 나타내는 블록도.
도 4는 본 발명의 제2 실시예에 따른 데이터 프로세서 내의 데이터 메모리로서 작용하는 RAM의 분할된 영역을 나타내는 도면.
도 5는 제2 실시예의 데이터 프로세서의 주요 부분을 나타내는 블록도.
〈도면의 주요 부분에 대한 부호의 설명〉
300 : 데이터 프로세서
301 : 데이터 메모리인 RAM
302 : 데이터 프로세서인 CPU
303 : 데이터 버스
304 : 메모리 셀
305 : 스크램블 회로
306 : 디스크램블 회로
307 : 인버터 소자
308 : 실렉터 회로
401 : 실렉터 제어 회로
402 : 영역 판정 회로
이하, 도 3에서 예를들어 한 칩 마이크로 컴퓨터로 형성되는 본 발명의 제1 실시예에 따른 데이터 프로세서를 나타내고, 데이터 메모리로 작용하는 RAM(301), 데이터 프로세싱 유닛으로 작용하는 CPU(302), RAM(301)을 CPU(302)와 접속하기 위한 데이터 버스(303) 및 어드레스 버스(304)를 포함한다. RAM(301)에 기록되고 RAM으로부터 판독되는 데이터가 4개 비트를 포함한다고 가정한다.
RAM(301)은 각 특정 어드레스에서 데이터를 저장하기 위한 매트릭스에 위치된 많은 메모리 셀(301')을 포함한다. CPU(302)는 다양한 형태의 데이터 프로세싱을 수행하고, RAM(301) 내의 정해진 어드레스에 다양한 데이터를 저장하고, RAM(301)으로부터 데이터를 판독한다. CPU(302)는 스크램블 회로(305) 및 디스크램블 회로(306)를 포함한다.
스크램블 회로(305)는 데이터 버스(303)에 접속되어 CPU(302)로부터 RAM(301)에 기록되도록 데이터를 스크램블한다. 디스크램블 회로(306)는 또한 데이터 버스(303)에 접속되어 CPU(302)에 의해 RAM(301)으로부터 판독된 스크램블된 데이터를 디스크램블한다.
스크램블 회로(305)는 인버터(3070, 3071, 3072및 3073)와 실렉터(3080, 3081, 3082, 및 3083)를 포함한다. 인버터(3070, 3071, 3072및 3073)는 각각 데이터 내의 0 비트(D0), 1 비트(D1), 2 비트(D2) 및 3 비트(D3)를 반전한다. 실렉터(3080, 3081, 3082, 및 3083)는 그 어드레스의 0 비트(A0), 1 비트(A1), 2 비트(A2) 및 3 비트(A3)가 "0"일 때 비트 D0, D1, D2및 D3를 각각 그 자체로 출력하고, "1"일 때 인버터(3070, 3071, 3072및 3073)에 의해 각각 비트 D0, D1, D2및 D3를 반전함으로써 얻어진 비트 0, 1, 2및 3로 출력한다. 디스크램블 회로(306)는 또한 인버터(3090, 3091, 3092및 3093) 및 실렉터(3100, 3101, 3102및 3103)를 포함한다. 인버터(3090, 3091, 3092및 3093)는 인버터(3070, 3071, 3072및 3073)에 대응하고, 실렉터(3100, 3101, 3102및 3103)는 실렉터(3080, 3081, 3082, 및 3083)에 각각 대응한다.
예를들어 CPU(302)에 의하여 RAM(301)에 기록된 데이터의 4개 비트가 "1110"인 어드레스의 하위 비트가 "0101"이면, 그 어드레스 데이터에 대응하는 데이터는 "1011"으로 스크램블되고 데이터 버스(303)을 통하여 RAM(301)에 기록된다. RAM(301)에 기록된 데이터 "1011"은 데이터 버스(303)을 통하여 CPU(302)에 입력되고 디스크램블 회로(306)에 의해 원 데이터 "1110"으로 디스크램블된다.
그러므로, 데이터 버스(303)를 프로빙하여 스크램블된 데이터만 입수하고, RAM(301)에서 메모리 셀의 저장된 상태를 프로빙하여 스크램블된 데이터만 입수할 수 있어, 처리된 데이터에 대한 양호한 보안이 제공된다.
또한, 실시예에서 데이터는 어드레스에 따라 스크램블되고 균일하게 스크램블되지 않아서, 스크램블된 데이터를 분석함으로써 원 데이터를 입수하기가 어렵게 된다. 게다가, 어드레스는 스크램블하고 디스크램블하는 열쇠로 사용되기 때문에, 스크램블된 데이터는 데이터 판독과 다른 시간에 기록될 때 조차도 쉽고 빠르게 디스크램블 될 수 있다.
또한, 스크램블하고 디스크램블하는 열쇠로서 사용되는 어드레스 데이터의 하위 비트는 자주 바뀔 수 있기 때문에, 데이터의 스크램블링 상태는 또한 쉽게 바뀌어 처리된 데이터를 분석함으로써 원 데이터를 입수하기가 어렵다.
스크램블 회로(305) 및 디스크램블 회로(306)는 단순한 구조로 실현되는 스크램블 및 디스크램블 회로를 가능케하는 복수개의 인버터와 실렉터를 포함한다.
전술된 실시예는 어드레스의 하위 비트에 따른 전체 비트의 데이터의 스크램블 및 디스크램블을 설명하였지만, 본 발명은 여기에 한정되지 않는다.
예를들어, 열쇠로서 어드레스의 하위 비트가 아니라 미리 정해진 비트를 사용함으로써 스크램블 및 디스크램블이 수행되거나 데이터 내의 미리 정해진 위치에서 일부의 비트만 스크램블하는 것이 가능하다. 어드레스의 하위 비트는 전술된 바와 같이 자주 바뀌기 때문에 스크램블링 상태는 열쇠로서 사용될 때 자주 바뀔 수 있다. 그러나, 어드레스의 하위 비트가 스크램블을 위한 열쇠임이 판명되면, 원 데이터는 쉽게 검출된다. 이 경우, 어드레스의 임의의 비트가 스크램블을 위한 열쇠로서 사용될 수 있다.
전술된 실시예는 데이터 메모리로서 RAM을 설명하였지만, 데이터 메모리는 어드레스에 대응하는 데이터를 저장하는데 사용될 수 있고, 예를들어 플래쉬 메모리, FD(Floppy Disc), 또는 MO(Magnetic Optical Disc)가 사용될 수 있다.
다음, 본 발명의 제2 실시예가 설명된다.
도 4에서 나타낸 바와 같이 제2 실시예의 데이터 프로세서에서 RAM(301)은 어드레스에 대응하여 분할된 4개 영역을 가진다.
도 5에 나타낸 바와 같이 실시예에서 부가적으로 스크램블 회로(305)의 실렉터(3080, 3081, 3082, 및 3083)에 어드레스 비트(A0, A1, A2및 A3)를 직접 입력하는 대신에 실렉터 제어 회로(401)는 실렉터(3080, 3081, 3082, 및 3083)에 접속되고 영역 판정 회로(402)는 실렉터 제어 회로(401)에 접속된다.
영역 판정 회로(402)는 어드레스의 전체 비트(A11, A10, …, A0)를 수신하고, 그 영역(영역 1, 영역 2, 영역 3, 또는 영역 4)을 결정하고, 결정 결과로서 미리 정해진 한 비트가 "1"인 4개 비트의 영역 신호를 실렉터 제어 회로(401)에 출력한다. 실렉터 제어 회로(401)는 AND 게이트와 OR 게이트를 포함하고, 각 영역 신호에 대응하는 패턴에 4개 비트의 실렉터 제어 신호를 출력한다.
디스크램블 회로(306)에 대하여 실렉터 제어 회로(401)와 영역 판정 회로(402)는 유사하게 제공된다. 영역 판정 회로(402)에 어드레스 입력은 영역 확인이 가능한 한 일부의 비트일 수 있다.
실시예에서 제1 실시예와 유사하게 데이터는 어드레스 데이터에 따라 스크램블되고 스크램블된 데이터는 어드레스 데이터에 따라 디스크램블되어, 처리된 데이터를 분석하기가 어렵게 된다.
본 발명의 바람직한 실시예가 특정 용어를 사용하여 설명되었지만, 이러한 설명은 설명적인 목적이고 다음 청구의 범위의 의미와 범위를 벗어나지 않으면 수정 및 변화가 이루어질 수 있음이 자명하다.
본 발명에 따라 데이터 메모리에서 데이터 버스 또는 메모리 셀들의 저장 상태를 프로빙하여 스크램블된 데이터만 입수하기 때문에 스크램블링 전의 원 데이터를 입수하기는 어렵다. 또한, 데이터는 어드레스에 따라 스크램블되고 균일하게 스크램블되지 않아서, 스크램블된 데이터를 분석함으로써 원 데이터를 입수하기가 어렵게 된다. 따라서 단순한 구조로 데이터 누출을 막을 수 있는 데이터 프로세서를 제공하는 효과가 있다.

Claims (7)

  1. 데이터 프로세서에 있어서,
    데이터 메모리;
    상기 데이터 메모리에 기록되거나 상기 데이터 메모리로부터 판독되는 데이터를 전송하는 데이터 버스;
    상기 데이터 메모리에 기록하거나 상기 데이터 메모리로부터 판독하기 위한 어드레스를 전송하는 어드레스 버스; 및
    상기 데이터 버스와 상기 어드레스 버스를 통하여 상기 데이터 메모리에 접속되어, 상기 데이터 메모리 내의 특정 어드레스에 데이터를 기록하고 상기 데이터 메모리 내의 특정 어드레스의 데이터를 판독하기 위한 데이터 프로세싱 유닛을 포함하고,
    상기 데이터 프로세싱 유닛은 상기 데이터 메모리에 기록되는 데이터를 스크램블하는 수단 및 상기 데이터 메모리로부터 판독된 스크램블된 데이터를 디스크램블하는 수단을 포함하는 것을 특징으로하는 데이터 프로세서.
  2. 제1항에 있어서, 상기 스크램블 수단은 기록 어드레스에 따라 데이터를 스크램블하고 상기 디스크램블 수단은 판독 어드레스에 따라 스크램블된 데이터를 디스크램블하는 것을 특징으로 하는 데이터 프로세서.
  3. 제2항에 있어서, 상기 스크램블 수단은 기록 어드레스 내의 미리 정해진 위치의 복수개 비트 중 대응하는 하나의 비트가 미리 정해진 값일 때 상기 처리 데이터의 미리 정해진 위치의 복수개의 비트 각각을 반전하고, 상기 디스크램블 수단은 판독 어드레스 내의 상기 미리 정해진 위치의 복수개의 비트 중 대응하는 하나의 비트가 상기 미리 정해진 값일 때 스크램블된 데이터의 상기 미리 정해진 위치의 복수개의 비트 각각을 반전하는 것을 특징으로 하는 데이터 프로세서.
  4. 제3항에 있어서, 상기 어드레스 내의 상기 복수개의 비트는 하위 비트인 것을 특징으로 하는 데이터 프로세서.
  5. 제3항에 있어서, 상기 스크램블 수단 및 상기 디스크램블 수단은 각각,
    처리 데이터의 미리 정해진 위치의 복수개의 비트 각각을 반전하는 인버터 수단; 및
    상기 처리 데이터의 상기 미리 정해진 위치의 상기 복수개의 비트 각각 또는 상기 처리 데이터의 기록/판독 어드레스의 미리 정해진 위치의 복수개의 비트 중 대응하는 하나의 비트의 값에 따라 상기 비트를 반전함으로써 얻어진 반전된 각 비트를 선택하는 실렉터 수단을 포함하는 것을 특징으로 하는 데이터 프로세서.
  6. 제1항에 있어서, 상기 스크램블 수단은 어드레스에 기초하여 미리 분할된 상기 데이터 메모리 내의 영역에 따라 데이터를 스크램블하고, 상기 디스크램블 수단은 상기 데이터 메모리 내의 상기 영역에 따라 스크램블된 데이터를 디스크램블하는 것을 특징으로 하는 데이터 프로세서.
  7. 제1항에 있어서, 상기 스크램블 수단 및 상기 디스크램블 수단은 각각,
    처리 데이터의 미리 정해진 위치의 복수개의 비트 각각을 반전하는 인버터 수단;
    상기 처리 데이터의 상기 미리 정해진 위치의 상기 복수개의 비트 각각 또는 제어 신호에 따라 상기 비트를 반전함으로써 얻어진 반전된 비트 각각을 선택하는 실렉터 수단;
    상기 처리 데이터의 기록/판독 어드레스의 전체 또는 일부의 비트를 수신하고 상기 어드레스를 포함하는 상기 데이터 메모리 내의 복수개의 영역 중의 하나의 영역을 판정하는 영역 판정 수단; 및
    상기 영역 판정 수단에 의해 판정된 상기 영역에 따라 상기 실렉터 수단에 미리 정해진 값의 제어 신호를 출력하는 실렉터 제어 수단을 포함하는 것을 특징으로 하는 데이터 프로세서.
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SG (1) SG116409A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100549151B1 (ko) * 2003-04-08 2006-02-06 샤프 가부시키가이샤 스크램블 회로, 디스크램블 회로, 데이터 처리 장치 및ｉｃ 카드

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4683442B2 (ja) * 2000-07-13 2011-05-18 富士通フロンテック株式会社 処理装置および集積回路
DE10115118A1 (de) * 2001-03-27 2002-10-10 Philips Corp Intellectual Pty Verfahren zur Übertragung von Daten über einen Datenbus
US7558967B2 (en) * 2001-09-13 2009-07-07 Actel Corporation Encryption for a stream file in an FPGA integrated circuit
JP2006185347A (ja) * 2004-12-28 2006-07-13 Fujitsu Ltd 情報処理装置及び情報処理方法
GB2424089A (en) * 2005-03-09 2006-09-13 Sharp Kk Side channel attack prevention in data processing apparatus such as a smart card
JP4911452B2 (ja) * 2006-06-27 2012-04-04 株式会社メガチップス 半導体メモリ及びデータ授受システム
KR100849956B1 (ko) 2007-01-29 2008-08-01 삼성전자주식회사 반도체 장치 및 그것의 스크램블된 데이터 전송 방법
WO2010070506A1 (en) * 2008-12-18 2010-06-24 Nxp B.V. Establishing a secure memory path in a unitary memory architecture
WO2010109516A1 (ja) 2009-03-23 2010-09-30 富士通株式会社 データ処理装置及びデータ処理方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4319079A (en) * 1979-09-13 1982-03-09 Best Robert M Crypto microprocessor using block cipher
US4573119A (en) * 1983-07-11 1986-02-25 Westheimer Thomas O Computer software protection system
US5095525A (en) * 1989-06-26 1992-03-10 Rockwell International Corporation Memory transformation apparatus and method
US5081675A (en) * 1989-11-13 1992-01-14 Kitti Kittirutsunetorn System for protection of software in memory against unauthorized use
US5892826A (en) * 1996-01-30 1999-04-06 Motorola, Inc. Data processor with flexible data encryption
US5873120A (en) * 1996-05-03 1999-02-16 Digital Equipment Corporation Variable split virtual address space allocation with multi-system compatibility

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100549151B1 (ko) * 2003-04-08 2006-02-06 샤프 가부시키가이샤 스크램블 회로, 디스크램블 회로, 데이터 처리 장치 및ｉｃ 카드

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