KR20010050331A - 시프트레지스터 및 화상표시장치 - Google Patents

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KR20010050331A
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다카야마이치로
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사토 히로시
티디케이 가부시기가이샤
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Abstract

폴리실리콘의 동작속도의 영향을 받지않고, 고속으로 매우 정밀하게 표시할 수 있는 시프트레지스터를 실현한다.
활성층이 폴리실리콘으로 형성되어 있는 스위칭소자를 갖는 시프트레지스터로서, 전원램프로부터 충방전되는 전하가 1개의 스위칭소자(M1, M3) 만을 통해 다음 단계(M2, M4)로 전송되는 시프트레지스터 및 화상표시장치이다.

Description

시프트레지스터 및 화상표시장치{Shift Register and Picture Display Device}
본 발명은 폴리실리콘을 사용한 시프트레지스터에 관한 것으로, 특히 유기전계발광 표시장치 등의 고속표시가 가능한 표시소자에 적합한 고속 시프트레지스터에 관한 것이다.
종래에 유기EL소자를 사용한 표시장치가 개발되어 있다. 유기EL소자를 다수개 사용한 유기EL소자장치를 액티브매트릭스회로에 의해 구동하는 경우 각 EL의 픽셀(화소)에는 그 픽셀에 공급하는 전류를 제어하기 위한 박막트랜지스터(TFT)와 같은 FET(전계효과 트랜지스터)가 한쌍씩 접속되어 있다. 즉 유기EL소자에 구동전류를 흐르게 하는 바이어스용 TFT, 상기 바이어스용 TFT를 선택할 것인지를 나타내는 스위치용 TFT가 한쌍씩 접속되어 있다.
종래의 액티브매트릭스형 유기EL표시장치의 회로도의 일예를 도 11 및 도 12에 도시한다. 이 유기EL표시장치는 X방향 신호선 X1, X2 …, Y방향 신호선 Y1, Y2 …, 전원 Vdd선 Vdd1, Vdd2…, 스위치용 TFT트랜지스터 Ty11, Ty12, Ty21, Ty22 …, 전류제어용 TFT트랜지스터 M11, M12, M21, M22 …, 유기EL소자 EL110, EL120, EL210, EL220 …, 콘덴서 C11, C12, C21, C22…, X방향 주변구동회로 12, Y방향 주변구동회로 13 등으로 구성된다.
X방향 신호선 X1, X2, Y방향 신호선 Y1, Y2에 의해 화소가 특정되고, 이 화소에서 스위치용 TFT트랜지스터 Ty11, Ty12, Ty21, Ty22가 온으로 되어 그 신호유지용 콘텐서 C11, C12, C21, C22에 화상데이타가 보관된다. 이에 따라 전류제어용 TFT의 TFT트랜지스터 M11, M12, M21, M22가 온되고, 전원선 Vdd1, Vdd2에 의해 유기EL소자 EL110, EL120, EL210, EL220에 화상데이타에 의한 바이어스용 전류가 흘러 이것이 발광한다.
예를 들어, X방향 신호선 X1에 화상데이타에 의한 신호가 출력되고, Y방향 신호선 Y1에 Y방향 주사신호가 출력되면 이에 따라 특정된 화소의 스위치용 TFT트랜지스터 Ty11이 온된다. 화상데이타에 따른 신호에 의해 전류제어용 TFT트랜지스터 M11이 도통되어 유기EL소자 EL110에 이 화상데이타에 의한 발광전류가 흘러 발광이제어된다. 이와 같이 화소마다 박막형 EL소자와, 상기 EL소자의 발광제어용 전류제어용 TFT트랜지스터와, 상기 전류제어용 TFT트랜지스터의 게이트전극에 접속된 신호유지용 콘덴서와, 상기 커패시티에 데이타를 기입하기 위한 스위치용 TFT트랜지스터 등을 갖는 액티브매트릭스형 EL화상표시장치에 있어서, EL소자의 발광강도는 신호보관용 커패시티에 축적된 전압에 의해 제어된 발광전류제어용 비선형 소자인 TFT트랜지스터에 흐르는 전류로 결정된다(A66-in 201pi Electroluminescent Display T.P. Brody, F.C.Luo, et.al, IEEE Trans ElectronI)evices, Vol, ED-22, No. 9, Sep. 1975, p739-p749 참조).
이때, 사용되는 신호보관용 콘덴서 용량은, 미소한 선택시간 내에 화소스위치 TFT트랜지스터가 충분히 전하를 충전할 수 있는 용량의 이하이고, 이 화소스위치 TFT트랜지스터의 비선택시 리크전류를 다음 기입시간까지 없애는 전하로 인해 발생되는 콘덴서의 보관전압이 저하되어 표시패널의 화상에 악영향을 주지 않는 용량 이상인 것이 요구된다.
그러나 액티브매트릭스의 표시장치는 확대투영을 행하는 광학계를 사용하지 않는 경우, 그 시인성면에서 4인치 이상의 화각이 요구된다.
이 사이즈의 표시면을 실리콘단결정 기판위에 구성하기 위해서는 현재의 단결정 Si기판의 제작기술로 1장의 단결정기판으로부터 얻는 매수가 매우 적기때문에 단가가 커지게 된다.
그리고 액티브매트릭스의 표시장치에서는 유리기판 등의 평면 기판위에 작성된 비단결정 Si 등의 반도체층을 사용한 박막트랜지스터(TFT)를 사용하는 것이 바람직하다.
그런데, 평면기판위에 형성되는 반도체층은 면적이 큰 것이 비교적 용이하게 성막할 수 있기 때문에 무정형 Si막(이하, a-Si막이라 한다)을 사용하는 것이 일반적이다.
그러나, a-Si막으로 형성된 TFT는 일방향에 정상적으로 전류를 계속 흐르게 하면 문턱값이 드리프트되어 전류값이 변하고, 화질에 변동이 생긴다. 더구나 a-Si막에서는 이동도가 작기 때문에 고속응답으로 드라이브될 수 있는 전류에 한계가 있으며, P채널 형성이 곤란하여 소규모의 c-MOS회로를 구성하기가 곤란하다.
이 때문에, 액티브매트릭스형 유기EL화상 표시장치의 반도체층으로는 비교적 큰면적으로 하기 용이하며 높은 신뢰성으로 이동도가 크고, c-MOS회로도 형성할 수 있는 Poly-Si를 사용하는 것이 바람직하다.
그러나, Poly-Si층을 사용하여 형성된 TFT는 그 채널중에 존재하는 결정입계 및 결정왜곡에 의해 이동도가 단결정보다 적고, 보다 고속의 구동이 요구되는 고정밀 디스플레이용 구동회로에 응용하기가 곤란하였다.
종래의 폴리실리콘TFT를 사용한 시프트레지스터로서 예를 들어 일본국 특개평 1-289917호에 기재된 것을 들 수 있다. 이와 같은 시프트트랜지스터의 회로예를 도 13 및 도 14에 나타낸다.
도 13에 도시되어 있는 시프트레지스터는 p채널트랜지스터 M13, M14와 n채널트랜지스터 M15, M16으로 구성되어 있는 제1 클럭 인버터와, p채널트랜지스터 M12와 n채널트랜지스터 M11로부터 구성되는 인버터와, p채널트랜지스터 M17, M18과 n채널트랜지스터 M19, M20으로 구성되는 제2 클럭인버터를 기본구성단위로 한다. 그리고 제1 클럭 인버터의 p채널트랜지스터 M13에는 정논리의 클럭 CL이 입력되고, n채널트랜지스터 M16에는 부논리의 클럭 CL이 입력된다. 또 제2 클럭인버터의 p채널트랜지스터 M17에는 부논리의 클럭 CL이 입력되고, n채널트랜지스터 M19에는 정논리의 클럭 CL이 입력된다. 또 인버터의 출력과 제2 클럭 인버터의 입력, 인버터의 입력과 제2 클럭인버터의 출력이 접속되어 있다.
이와 같은 구성에 의해 입력단자 IN에 인가된 입력펄스는 클럭신호 CL에 동기되어 도입되고 1클럭 지연된 신호가 출력단자 OUT로부터 출력된다.
또 도 14에 도시된 시프트레지스터는 p채널트랜지스터 M31과 n채널트랜지스터 M32로 구성되는 제1 인버터와, p채널트랜지스터 M33과 n채널트랜지스터 M34로 구성되는 제2 인버터와, 이들 인버터 사이에 개재되는 p채널트랜지스터 M35와 n채널트랜지스터 M36으로 구성되는 스위치회로를 기본구성단위로 한다.
이와 같은 구성에 의해 입력단자 IN에 인가된 입력펄스는 클럭신호 CL에 동기되어 도입되고, 1클럭 지연된 신호가 출력단자 OUT로부터 출력된다.
그러나 이들 시프트레지스터는 입력된 신호를 클럭신호로 동기시켜 다음 단계로 전송하기 까기 적어도 2개의 스위치소자를 필요로 한다. 환원하면, 전원라인으로부터 충방전되는 전하가 적어도 2개의 스위칭소자를 통해 다음 단계로 전송된다. 이때문에 단결정에 비해 동작속도가 지연되어 Poly-Si을 활성층으로 하는 스위칭소자를 구성소자로 사용한 경우, 고속동작에 대응시키는 것이 곤란하였다.
본 발명의 목적은 Poly-Si의 동작속도에 영향을 미치지 않으며, 싼가격으로 고속으로 동작할 수 있는 시프트레지스터 및 화상표시장치를 실현하는데 있다.
도 1은 본 발명의 시프트레지스터의 1구체예를 나타낸 회로도,
도 2는 도 1의 회로동작을 나타낸 타이밍챠트,
도 3은 본 발명의 실시예인 시프트레지스터의 전원전압에 대한 최대동작 주파수의 관계를 나타낸 그래프,
도 4는 본 발명의 시프트레지스터를 구성하는 TFT의 제조공정을 나타낸 개략 단면도,
도 5는 본 발명의 시프트레지스터를 구성하는 TFT의 제조공정을 나타낸 개략 단면도,
도 6은 본 발명의 시프트레지스터를 구성하는 TFT의 제조공정을 나타낸 개략 단면도,
도 7은 본 발명의 시프트레지스터를 구성하는 TFT의 제조공정을 나타낸 개략 단면도,
도 8은 본 발명의 시프트레지스터를 구성하는 TFT의 제조공정을 나타낸 개략 단면도,
도 9는 본 발명의 시프트레지스터를 구성하는 TFT의 제조공정을 나타낸 개략 단면도,
도 10은 본 발명의 시프트레지스터를 구성하는 TFT의 제조공정을 나타낸 개략 단면도,
도 11은 종래의 화상표시장치의 일예를 나타낸 개략 구성도,
도 12는 도 11의 A부 확대도,
도 13은 종래의 시프트레지스터의 구성예를 나타낸 회로도,
도 14는 종래의 시프트레지스터의 구성예를 나타낸 회로도,
(부호의 설명)
M1: 제1 스위칭소자 M2: 제2 스위칭소자 M3: 제3 스위칭소자
M4: 제4 스위칭소자 D1: 표시소자 C1, C2: 용량 Vid: 비디오신호선
Sel: 선택선 VD: 전원선 Vcom: 접지선 101: 기판
102: 실리콘산화막 103: 무정형 실리콘층 103a: 활성층
104: 게이트산화막 105: 게이트전극
상기 목적은 이하의 구성으로 달성된다.
(1) 활성층이 폴리실리콘으로 형성되어 있는 스위칭소자를 갖는 시프트레지스터에 있어서, 전원램프로부터 충방전되는 전하가 1개의 스위칭소자(M1, M3)만으로 다음 단계(M2, M4)로 전송되는 시프트레지스터.
(2) 동작단위로서 상보적으로 동작하는 한쌍의 스위칭소자(M1, M3)를 가지며, 상기 한쌍의 스위칭소자(M1, M3)에 의해 신호를 다음 단계(M2, M4)로 전송하는 상기 (1)의 시프트레지스터.
(3) 상기 동작단위는 클럭신호에 동기하여 입력신호를 다음 단계로 전송하는 상기 (1) 또는 (2)의 시프트레지스터.
(4) 활성층이 폴리실리콘으로 형성되어 있어 상보적으로 동작하고, 동작단위로서 인버터 기능을 하는 한쌍의 스위칭소자(M1, M3)를 가지며, 이들 스위칭소자 (M1, M3) 중 일방의 스위칭소자(M1)의 피제어단자에 클럭신호를 공급하며, 이 동작단위의 출력을 상보성을 갖는 직렬접속된 스위칭소자(M2, M4)의 일방의 스위칭소자 (M4)의 제어단자에 공급됨과 동시에 타방 스위칭소자(M2)의 제어단자에는 상기 클럭신호를 입력하고, 직렬접속된 스위칭소자(M2, M4)의 중심점에서 출력신호를 출력하는 시프트레지스터.
(5) 오프전류가 1 ×10-7A 이하인 상기 (1)∼(4) 중 어느 하나의 시프트레지스터.
(6) 스위칭소자의 피제어전극 사이에 가해지는 전기장이 0.2MV/cm 이하인 상기 (1)∼(5) 중 어느 하나의 시프트레지스터.
(7) 상기 (1)∼(6) 중 어느 하나의 시프트레지스터를 갖는 화상표시장치.
(8) 화소로서 유기EL소자를 갖는 상기 (7)의 화상표시장치.
(실시예)
본 발명의 화상표시장치는, 활성층이 폴리실리콘으로 형성되어 있는 스위칭소자를 갖는 시프트레지스터이고, 전원램프로부터 방충전되는 전하가 1개의 스위칭소자(M1, M3)만을 통해 다음 단계 (M2, M4)로 전송된다. 즉 상보적으로 동작하는 한쌍의 스위칭소자(M1, M3)를 동작단위로 가지며, 한쌍의 스위칭소자 (M1, M3)에 의해 신호를 다음 단계(M2, M4)로 전송한다. 또 이 동작단위는 클럭신호에 동기하여 입력신호를 다음 단계로 전송한다.
이와 같이 전원램프로부터 충방전되는 전하, 또는 입력을 1개의 스위칭소자 (M1, M3) 만을 통해 다음 단계(M2, M4)로 전송하기 때문에 1소자의 동작에 필요하는 지연이 없어지고 시프트레지스터 전체에서의 동작속도를 상당히 향상시킬 수 있다.
보다 구체적으로는 활성층이 Poly-Si으로 형성되어 있어 상보적으로 동작하고, 인버터로서 기능하는 한쌍의 스위칭소자(M1, M3)를 동작단위로서 가지며, 이들의 스위칭소자(M1, M3) 중 어느 하나의 스위칭소자(M1)의 피제어단자에 클럭신호를 공급하며, 이 동작단위의 출력을 상보성을 갖는 직렬 접속된 스위칭소자(M2, M4)의 어느 하나의 스위칭소자(M4)의 제어단자에 공급함과 동시에 타방의 스위칭소자(M2)의 제어단자에는 상기 클럭신호를 입력한다. 그리고, 이 직렬 접속된 스위칭소자 (M2, M4)의 중심점으로부터 출력신호를 출력한다.
이와 같이 인버터의 기본구성단위의 초기 단계에서, 푸시풀(컴프리메터리)접속된 스위칭소자의 피제어단자의 일방에 전원이 아닌 클럭신호를 공급한다. 다음 단계에 가스게이트접속되고, 상보성을 갖는 한쌍의 스위칭소자를 설치하며, 이 스위칭소자의 일방의 제어단자에 상기 초기 단계의 출력신호를 입력시키고, 타방의 스위칭소자의 제어단자에는 클럭신호를 입력시켜 이들 스위칭소자의 중심점으로부터 출력을 출력시킴으로써 1개의 스위칭소자만으로 클럭에 동기신호를 전송함에 따라 1클럭이 지연된 신호를 출력할 수 있다.
이어서, 도면을 참조하면서 본 발명의 시프트레지스터에 대해 보다 상세히 설명한다. 도 1은 본 발명의 시프트레지스터의 1구성예를 나타낸 부분회로도이다. 또 도 2는 이와 같은 회로의 동작을 나타내는 타이밍챠트이다.
도 1에서 초기 단계를 구성하는 한쌍의 스위칭소자(M1, M3)는 그 제어단자(게이트)와 함께 입력단자(IN)에 접속되어 있다. 또 이중 제1 스위칭소자(M1)의 피제어단자의 타단(소스)에는 클럭입력단자(CL)가 접속되고, 그 피제어단자의 일단(드레인)과 제3 스위칭소자(M3)의 피제어단자의 일단(드레인)은 서로 접속되어 있다. 또 이 제3 스위칭소자(M3)의 피제어단자의 타단(소스)에는 전원(VDD)이 접속되어 있다.
이들 초기 단계를 구성하는 제1 스위칭소자(M1)와 제3 스위칭소자(M3)는 각각 상보적으로 동작(푸시풀동작)하도록 특정 스위칭소자를 선택하여 사용한다. 이 예에서는 제1 스위칭소자(M1)는 N형이고, 제3 스위칭소자(M3)는 P형이다.
다음 단계를 구성하는 한쌍의 스위칭소자(M2, M4)는 일방의 스위칭소자인 제2 스위칭소자(M2)의 제어단자(게이트)가 상기 클럭입력단자(CL)에 접속되어 있다. 또 그 피제어단자의 일단(드레인)과 제4 스위칭소자(M4)의 피제어단자의 일단(드레인)은 서로 접속되어 있고, 출력단자(OUT)와 접속되어 있다. 또 피제어단자의 타단(소스)는 마이너스전원(VSS)에 접속되어 있다. 제4 스위칭소자(M4)의 제어단자는 상기 초기 단계를 구성하는 제1 스위칭소자의 피제어단자의 일단(드레인)과 제3 스위칭소자(M3)의 피제어단자의 일단(드레인)에 접속되어 그 피제어단자의 타단(소스)은 전원(VDD)에 접속된다.
이들 다음 단계를 구성하는 제2 스위칭소자(M2)와 제4 스위칭소자(M4)는 바람직하게는 각각 상보적으로 동작(푸시풀동작)하도록 특정 스위칭소자를 선택하여 사용한다. 이 예에서는 제2 스위칭소자(M2)는 N형이고, 제4의 스위칭소자(M4)는 P형이다.
이와 같은 구성의 시프트레지스터에서 도 2에 도시된 바와 같은 입력신호펄스가 부여되면 초기 단계에서 제1 및 제3 스위칭소자(M1, M3)의 제어단자에 주워진다. 제1 및 제3 스위칭소자(M1, M3)는 입력신호에 따라 동작하지만, 제1 스위칭소자(M1)의 피제어단자의 타단에는 클럭신호가 입력된다. 이때문에 입력신호는 클럭신호에 동기되어 입력되고, 다음 단계로 이송된다. 다음 단계의 제4 스위칭소자 (M4)는 초기 단계의 출력신호에 의해 동작하지만, 이것과 직렬접속된 제2 스위칭소자(M2)는 클럭신호(CL)에 따라 동작하기 때문에 이들 출력도 클럭신호에 따라 출력된다. 그리고 초기 단계에서는 클럭을 없애고, 다음단계에서는 클럭을 발생시켜 신호를 처리하도록 동작하기 때문에 출력신호는 도시예와 같이 1클럭이 지연된 신호가 된다.
스위칭소자로는 일반적으로 사용되고 있는 바이폴라트랜지스터 및 FET(전계효과트랜지스터)도 사용할 수 있지만, 특히 박막트랜지스터(TFT)이고 c-MOS타입인 것이 바람직하다.
본 발명의 시프트레지스터는 오프전류가 바람직하게는 1 ×10-7A 이하, 특히 1 ×10-8A 이하가 바람직하다. 그 하한으로는 특별히 한정되지는 않지만, 통상 1 ×10-10A 정도이다. 오프전류가 상기 값을 넘으면 안정성이 악화된다.
본 발명의 시프트레지스터에서 스위칭소자의 피제어단자 사이(드레인소스 사이)에 가해지는 전기장은 바람직하게는 0.2MV/cm이하, 보다 바람직하게는 0.1MV/cm 이하이다. 그 하한으로는 특별히 한정되지 않지만, 통상 0.05MV/cm 정도이다. 전기장의 강도가 상기 값을 넘으면 안정성이 악화된다.
본 발명의 시프트레지스터는 종래의 Poly-Si를 사용한 시프트레지스터에 지해 약 2배의 최대 동작주파수를 얻을 수 있다.
본 발명의 시프트레지스터는 스위칭소자의 활성층이 Poli-Si으로 구성되고, 그 용도에서 고속동작이 요구되는 것이면 특별히 한정되지 않으며, 여러 용도, 특히 액정이나 무기, 유기EL 등의 표시장치에 응용될 수 있다.
그중에서도 자발광소자이고 고속동작이 가능한 유기EL소자와 조합하여 표시장치로서 사용하는 것이 바람직하다.
이어서, 본 발명에 적합하게 사용되고 있는 유기EL소자의 구성에 대해 설명한다. 유기EL소자는 제1 전극과 제2 전극 사이에 적어도 발광기능에 관여하는 유기물질을 함유하는 유기층을 갖는다, 그리고 제1 전극과 제2 전극으로부터 부여되는 전자 및 홀은 유기층중에서 재결합하여 발광한다.
제1 전극 및 제2 전극은 모두 홀주입전극, 전자주입전극으로 할 수 있으나, 통상 기판쪽의 제1 전극이 홀주입전극이 되고, 제2 전극은 전자주입전극이 된다.
전자주입전극으로는 낮은 일함수의 물질이 바람직하고, 예를 들어 K, Li, Na, Mg, La, Ce, Ca, Sr, Ba, Al, Ag, In, Sn, Zn, Zr 등의 금속원소단체, 또는 안정성을 향상시키기 위해 이들을 포함하는 2성분, 3성분 합금계를 사용하는 것이 바람직하다. 합금계로는 예를 들어 Ag·Ma(Ag: 0.1∼50원자%), Al·Li(Li: 0.01∼14원자%), In·Mg(Mg: 50∼80원자%), Al·Ca (Ca: 0.01∼20원자%) 등을 들 수 있다. 또한 전자주입전극은 증착법이나 스퍼터법으로도 형성할 수 있다.
전자주입전극 박막의 두께는 전자주입을 충분히 행할 수 있는 일정 이상의 두께로 하면 되고, 0.5nm 이상, 바람직하게는 1nm 이상, 보다 바람직하게는 3nm 이상으로 하는 것이 좋다. 그 상한값에는 특별히 한정되지는 않지만, 통상 막두께는 3∼500nm 정도로 하면 된다. 전자주입전극 위에는 다시 보조전극 내지 보호전극을 설치할 수 있다.
증착시의 압력은 바람직하게는 1 ×10-8∼1 ×10-5Torr로 증착원의 가열온도는 금속재료인 경우 100∼1400℃, 유기재료인 경우는 100∼500℃가 바람직하다.
홀주입전극은 발광한 빛을 방출하기 때문에 투명하거나 반투명한 전극이 바람직하다. 투명전극으로는 ITO(주석도프 산화인듐), IZO(아연도프 산화인듐), ZnO, SnO2, In2O3등을 들 수 있지만, 바람직하게는 ITO(주석도프 산화인듐), IZO(아연도프 산화인듐)이 바람직하다. ITO는 통상 In2O3와 SnO2를 화학양론조성으로 함유하지만, O량은 다소 편차가 있을 수 있으며, 홀주입전극은 투명성이 필요하지 않을 때에는 불투명한 공지의 금속재질일 수도 있다.
홀주입전극의 두께는 홀주입을 충분히 행할 수 있는 일정 이상의 두께를 갖는 것이 바람직하고, 바람직하게는 50∼500nm, 보다 바람직하게는 50∼300nm이다. 또 그 상한은 특별히 한정되지는 않지만, 너무 두꺼우면 박리 등이 일어날 우려가 있다. 두께가 너무 얇으면 제조시의 막강도, 홀수송능력 및 저항값 측면에서 문제가 있다.
홀주입전극층은 증착법 등으로도 형성할 수 있지만, 바람직하게는 스퍼터법 특히 펄스DC스퍼터법으로 형성하는 것이 바람직하다.
유기EL구조체의 유기층은 다음과 같은 구성으로 할 수 있다.
발광층은 홀(정공) 및 전자주입기능, 이들의 수송기능, 홀과 전자의 재결합에 의해 여기자를 생성시키는 기능을 갖는다. 발광층에는 비교적 전자적으로 뉴트럴한 화합물을 사용하는 것이 바람직하다.
홀주입수송층은 홀주입전극으로부터의 홀주입을 용이하게 하는 기능, 홀을 안정적으로 수송하는 기능 및 전자를 막는 기능을 가지며, 전자주입수송층은 전자주입전극으로부터의 전자주입을 용이하게 하는 기능, 전자를 안정적으로 수송하는 기능 및 홀을 막는 기능을 갖는다. 이들층은 발광층에 주입된 홀이나 전자를 증대 및 폐쇄시키고 재결합영역을 최적화시켜 발광효율을 개선한다.
발광층의 두께, 홀주입수송층의 두께 및 전자주입수송층의 두께는 특별히 제한되지 않으며, 형성방법도 다르지만 통상 5∼500nm 정도, 특히 10∼300nm로 하는 것이 바람직하다.
홀주입수송층의 두께 및 전자주입수송층의 두께는 재결합 및 발광영역의 설계에 의하지만, 발광층의 두께와 동일한 정도 또는 1/10∼10배 정도로 할 수 있다. 홀 또는 전자 각각의 주입층과 수송층을 분리하는 경우, 주입층은 1nm 이상, 수송층은 1nm 이상으로 하는 것이 바람직하다. 이때의 주입층, 수송층의 두께의 상한은 통상 주입층에서 500nm, 수송층에서 500nm정도이다. 이와 같은 막두께에 대해서는 주입수송층을 2층 설계할 때도 마찬가지이다.
유기EL소자의 발광층에는 발광기능을 갖는 화합물인 형광성 물질을 함유시킨다. 이와 같은 형광성 물질로는 예를 들어, 일본국 특개소63-264692호 공보에 개시되어 있는 바와 같은 화합물, 예를 들어 퀴나크리돈, 루브렌, 스티릴계 색소 등의 화합물로부터 선택되는 적어도 1종을 들 수 있다. 또 트리스(8-퀴놀리노라토)알루미늄 등의 8-퀴놀리놀 또는 그 유도체를 배위자로 하는 금속착체색소 등의 퀴놀린유도체, 테트라페닐부타디엔, 안트라센, 페릴렌, 코로넨, 12-프탈로페리논유도체를 들 수 있다. 또 일본국 특개평8-12600호 공보(특원평6-110569호)에 기재된 페닐안트라센유도체, 일본국 특개평8012969호 공보(특원평6-114456호)의 테트라아릴에텐유도체 등을 사용할 수 있다.
또 그자체로 발광할 수 있는 호스트물질과 조합시켜 사용하는 것이 바람직하고, 도판트로서 사용하는 것이 바람직하다. 이와 같은 경우의 발광층에서의 화합물의 함유량은 0.01∼20부피%, 바람직하게는 0.1∼15부피%이다. 특히 루브렌계에서는 0.01∼20부피%인 것이 바람직하다. 호스트물질과 조합시켜 사용함에 따라 호스트물질의 발광파장 특성을 변화시킬 수 있으며, 긴파장에서의 발광이 가능하며 소자의 발광효율이나 안정성이 향상된다.
호스트물질로는 퀴놀리노라토착체가 바람직하고, 8-퀴놀리놀 또는 그 유도체를 배위자로 하는 알루미늄착체가 바람직하다. 이와 같은 알루미늄착체로는 일본국 특개소63-264692호, 특개평3-255190호, 특개평5-70773호, 특개평5-258859호, 특개평6-215874호 등에 개시되어 있는 것을 들 수 있다.
구체적으로는 트리스(8-퀴놀리노라토)알루미늄, 비스(8-퀴놀리노라토)마그네슘, 비스(벤조{f}-8-퀴놀리노라토)아연, 비스(2-메틸-8-퀴놀리노라토)알루미늄옥시드, 트리스(8-퀴놀리노라토)인듐, 트리스(5-메틸-8-퀴놀리노라토)알루미늄, 8-퀴놀리노라토리튬, 트리스(5-클로로-8-퀴놀리노라토)갈륨, 비스(5-클로로-8-퀴놀리노라토)칼슘, 5,7-디클로르-8-퀴놀리노라토알루미늄, 트리스(5,7-디브로모-8-히드록시퀴놀리노라토)알루미늄, 폴리[아연(Ⅱ)-비스(8-히드록시-5-퀴놀리닐)메탄] 등이 있다.
이외의 호스트물질로는 일본국 특개평8-12600호 공보(특원평6-110569호)에 기재된 페닐안트라센유도체 및 특개평8-12969호 공보(특원평6-114456호)에 기재된 테트라아릴에텐유도체 등도 바람직하다.
발광층은 전자주입수송층을 겸할 수도 있고, 이와 같은 경우는 트리스(8-퀴놀리노라토)알루미늄 등을 사용하는 것이 바람직하다. 이들의 형광물질을 증착할 수 있다.
또 발광층은 필요에 따라 적어도 1종의 홀주입수송성 화합물과 적어도 1종의 전자주입수송성 화합물과의 혼합층으로 하는 것도 바람직하고, 혼합층중에 도판트를 함유시키는 것이 바람직하다. 이와 같은 혼합층에서의 화합물의 함유량은 0.01∼20부피%, 바람직하게는 0.1∼15부피%이다.
혼합층에서는 캐리어의 호핑전도패스일 수 있기 때문에 각 캐리어는 극성적으로 유리한 물질내를 이동하고, 반대 극성의 캐리어주입은 일어나기 어렵기 때문에 유기화합물이 손상받기 어러워 소자수명이 연장된다는 이점이 있다. 또 전술한 도판트를 이와 같은 혼합층에 함유시킴에 따라 혼합층 자체가 갖는 발광파장 특성을 변화시킬 수 있고 발광파장을 장파장으로 할 수 있으며, 발광강도를 높여 소자의 안정성을 향상시킬 수 있다.
혼합층에 사용되는 홀주입수송성 화합물 및 전자주입수송성 화합물은 각각 후술하는 홀주입수송층용 화합물 및 전자주입수송층용 화합물에서 선택할 수 있다. 그중에서도 홀주입수송층용 화합물로는 강한 형광을 지닌 아민유도체, 예를 들어 홀수송재료인 트리페닐디아민유도체, 또는 스티릴아민유도체, 방향족 축합환을 갖는 아민유도체를 사용하는 것이 바람직하다.
전자주입수송성 화합물로는 퀴놀린유도체, 8-퀴놀리놀 내지 그 유도체를 배위자로 하는 금속착체, 특히 트리스(8-퀴놀리노라토)알루미늄(Alq3)을 사용하는 것이 바람직하다. 또 상기의 페닐안트라센유도체, 테트라아릴에텐유도체를 사용하는 것이 바람직하다.
홀주입수송층용 화합물로는 강한 형광을 지닌 아민유도체, 예를 들어 상기의 홀수송재료인 트리페닐디아민유도체, 스티릴아민유도체, 방향족 축합환을 갖는 아민유도체를 사용하는 것이 바람직하다.
이 경우의 혼합비는 각각의 캐리어이동도와 캐리어농도에 의하지만, 일반적으로는 홀주입수송성 화합물의 화합물/전자수송기능을 갖는 화합물의 중량비가 1/99∼99/1, 보다 바람직하게는 10/90∼90/10, 특히 바람직하게는 20/80∼80/20 정도가 되도록 하는 것이 바람직하다.
또 혼합층의 두께는 분자층 1층에 상당하는 두께 이상, 유기화합물의 막두께 미만으로 하는 것이 바람직하다. 구체적으로는 1∼85nm로 하는 것이 바람직하고, 보다 바람직하게는 5∼60nm, 더욱 바람직하게는 5∼50nm로 하는 것이 바람직하다.
또 혼합층의 형성방법으로는 다른 증착원으로 증착시키는 공증착이 바람직하지만, 증기압(증발온도)가 같은 정도 또는 매우 가까운 경우에는 미리 같은 중착보트 내에서 혼합시켜두고 증착할 수도 있다. 혼합층은 화합물들이 균일하게 혼합되어 있는 것이 바람직하지만, 경우에 따라서는 화합물이 섬모양으로 존재해도 된다. 발광층은 일반적으로 유기형광물질을 증착하거나, 또는 수지바인더중에 분산시켜 코팅함으로써 발광층을 소정의 두께로 형성한다.
홀주입수송층에는 예를 들어, 일본국 특개소63-295695호 공보, 특개평2-1916 94호 공보, 특개평3-792호 공보, 특개평5-234681호 공보, 특개평5-239455호 공보, 특개평5-299174호 공보, 특개평7-126225호 공보, 특개평7-126226호 공보, 특개평8-100172호 공보, EP0650955A1 등에 기재되어 있는 각종 유기화합물을 사용할 수 있다. 예를 들어 테트라아릴벤디신화합물(트리아릴디아민 내지 트리페닐디아민: TPD ), 방향족 3급아민, 히드라존유도체, 카르바졸유도체, 트리아졸유도체, 이미다졸유도체, 아민기를 갖는 옥사디아졸유도체, 폴리티오펜 등이 있다. 이들 화합물은 1종만을 사용하거나, 2종 이상을 사용할 수도 있다. 2종 이상을 병용할 때에는 각층으로 적층하거나 혼합할 수 있다.
홀주입수송층을 홀주입층과 홀수송층으로 나누어 적층하는 경우는 홀주입수송층용 화합물중에서 바람직하게 조합시킨 것을 선택하여 사용할 수 있다. 이때 홀주입전극(ITO 등)에서 이온화포텐셜이 작은 화합물 순으로 적층하는 것이 바람직하다. 또 홀주입전극 표면에는 박막성이 양호한 화합물을 사용하는 것이 바람직하다. 이와 같은 적층순에 대해서는 홀주입수송층을 2층 이상 설치할 때도 마찬가지이다. 이와 같은 적층순으로 함에 따라 구동전압이 저하되고, 전류가 누전되거나 다크스포트가 발생 내지 커지는 것을 방지할 수 있다. 또 소자화하는 경우 증착을 이용하기 때문에 1∼10nm 정도의 얇은 막도 균일하며 핀홀도 없게 할 수 있기 때문에 홀주입층에 이온화포텐셜이 작고 가시부에 흡수를 갖는 화합물을 사용해도 발광색의 색조변화나 재흡수에 의한 효율저하를 방지할 수 있다. 홀주입수송층은 발광층과 마찬가지로 상기 화합물을 증착함에 따라 형성할 수 있다.
전자주입수송층은 트리스(8-퀴놀리노라토)알루미늄(Alq3) 등의 8-퀴놀리놀 또는 그 유도체를 배위자로 하는 유기금속착체 등의 퀴놀린유도체, 옥사디아졸유도체, 페릴렌유도체, 피리딘유도체, 피리미딘유도체, 퀴녹살린유도체, 디페닐퀴논유도체, 니트로치환 플루오렌유도체 등을 사용할 수 있다. 전자주입수송층은 발광층을 겸한 것일 수도 있으며, 이와 같은 경우는 트리스(8-퀴놀리노라토)알루미늄 등을 사용하는 것이 바람직하다. 전자주입수송층은 발광층과 마찬가지로 증착 등으로 형성할 수 있다.
전자주입수송층을 전자주입층과 전자수송층으로 나누어 적층하는 경우에는 전자주입수송층용 화합물 중에서 바람직하게 조합시킨 것을 선택하여 사용할 수 있다. 이때 전자주입전극으로부터 전자친화력이 큰 화합물의 순서대로 적층하는 것이 바람직하다. 이와 같은 적층순서는 전자주입수송층을 2층 이상 설치할 때도 마찬가지이다.
홀주입수송층, 발광층 및 전자주입수송층을 형성하기 위해서는 균질한 박막을 형성할 수 있는 진공증착법을 이용하는 것이 바람직하다. 진공증착법을 사용하는 경우는 무정형 상태 또는 결정입경이 0.2㎛ 이하의 균질한 박막이 얻어진다. 결정입경이 0.2㎛를 넘으면 발광이 균일하지 않게 되고, 소자의 구동전압을 높여야 되며 전하의 주입효율이 현저히 저하된다.
진공증착 조건은 특별히 한정되는 것은 아니지만, 10-4Pa 이하의 진공도로 하고, 증착속도는 0.01∼1nm/sec 정도로 하는 것이 바람직하다. 또 진공중에서 연속해서 각 층을 형성하는 것이 바람직하다. 진공중에서 연속적으로 형성하면 각 층의 계면에 불순물이 흡착되는 것을 방지할 수 있기 때문에 높은 특성을 얻을 수 있다. 또 소자의 구동전압을 저하하거나 다크스포트가 발생 및 성장하는 것을 억제할 수 있다.
이들 각층을 형성하는데 진공증착법을 이용하는 경우에 있어서, 1층에 복수의 화합물을 함유시키는 경우 화합물을 넣은 보트를 개별적으로 온도를 억제하여 공증착하는 것이 바람직하다.
기판에 색필터막이나 형광성 물질을 함유하는 색변환막, 또는 유전체반사막을 이용하여 발광색을 콘트롤할 수도 있다.
색필터막에는 액정디스플레이 등으로 사용되고 있는 컬러필터를 사용하는 것이 좋지만, 유기EL소자의 발광빛에 합쳐서 컬러필터의 특성을 조정하여 방출효율 및 색순도를 최적화할 수 있다.
또 EL소자재료나 형광변환층이 빛을 흡수하도록 단파장의 외광을 막을 수 있는 컬러필터를 사용하면 소자의 내광성 및 소자의 콘트라스트도 향상된다.
또 컬러필터 대신에 유전체다층막과 같은 광학박막을 사용할 수도 있다.
본 발명애서 유기EL소자는 통상 직류구동형, 펄스구동형의 EL소자로서 사용된다. 인가전압은 통상 2∼30V 정도이다.
이하에, 박막트랜지스터(TFT)의 1태양을 도면을 참조하면서 설명한다. 도 4∼도 10은 본 발명의 화상표시장치를 구성하는 TFT, 특히 유기EL소자의 구동전류를 흐르게 하는 발광전류구동용 TFT의 제조공정이다.
(1) 도 4에 도시된 바와 같이, 기판(101)으로 예를 들어 석영 기판을 사용하고, 이 기판(101) 위에 스퍼터법으로 SiO2막(102)을 약 100nm 두께로 성막한다.
(2) 이어서, 도 4에 도시된 바와 같이, SiO2막(102) 위에 무정형 Si(a-Si) 층(103)을 PCVD법으로 약 100nm 두께로 성막한다.
이때 성막조건은 다음과 같다.
Si2H6가스 100∼500 SCCM
He 가스 500 SSCM
압력 0.1∼1 Tott
가열온도 430∼500℃
(3) 이어서, 가열처리를 하고, 이 a-Si층(103)을 고상성장시켜 폴리실리콘으로 한다. 이 고상성장 조건은 예를 들어 다음과 같다.
N21 SLM
처리온도 600 ℃
처리시간 5∼20시간
이어서,
처리온도 850 ℃
처리시간 0.5∼3시간
이와 같이 a-Si층(103)을 도 5에 도시된 바와 같은 활성 Si층(103a)으로 할 수 있다.
(4) 이어서, 도 6에 도시된 바와 같이, 상기 (3)에서 형성된 폴리실리콘층 (103a)을 섬모양으로 형성하기 위해 패턴화한다.
(5) 또 도 7에 도시된 바와 같이 패턴화된 폴리실리콘층(103a)에 게이트산화막(104)을 형성한다.'이 게이트산화막(104)의 형성조건은 예를 들어 다음과 같다.
H24 SLM
O210 SCCM
처리온도 800 ℃
처리시간 5 시간
(6) 이어서 도 8에 도시된 바와 같이 게이트산화막(104) 위에 게이트전극으로 된 실리콘층(105)을 감압CVD법으로 두께 250nm로 형성한다. 이 성막조건은 예를 들어 다음과 같다.
0.1%의 PH3가 들어간 SiH4가스 200 SCCM
처리온도 640 ℃
처리시간 0.4 시간
(7) 이어서 도 9에 도시된 바와 같이, 소정의 패턴에 따른 에칭공정으로 게이트전극(105)과 게이트산화막(104)을 형성한다.
(8) 도 9에 도시된 바와 같이, 이 게이트전극(105)을 마스크로 하고, 소스, 드레인 영역으로 하기 위한 부분에 이온도핑법으로 도판트, 예를 들어 링을 도핑하여 게이트전극에 대해 셀파라인이 되도록 소스, 드레인영역(106, 109)을 형성한다.
(9) 이들 소자를 포함하는 기판을 질소분위기중에 600℃에서 6시간 동안 처리한 후, 다시 850℃에서 30분 동안 가열하여 도판트를 활성화한다.
(10) 도 10에 도시된 바와 같이, 이 기판전체에 TEOS를 출발재료로 하여 층간절연막(112)으로서 SiO2막을 400nm로 형성한다. 이 SiO2막의 성막조건은 예를 들어 다음과 같다.
TEOS 가스 100 SSCM
가열온도 700℃
또는 프라즈마 TEOS법에 의해 하기 조건으로 SiO2막을 성막한다.
TEOS 가스 10∼50 SSCM
O2가스 500 SCCM
전력 50∼300 W
처리온도 600℃
그리고, 이 SiO2막을 형성한 후, 각 전극의 배선을 위해 필요로 하는 패턴을 따라 패턴화하여 층간절연막(112) 등을 형성한다.
(11) 상기와 같이 형성한 박막트랜지스터를 다시 수소분위기중에서 350℃에서 1시간 동안 가열처리하고 수소화하여 반도체층의 흠결 준위밀도를 감소시킨다.
이 방법에 의하면 0.5∼2㎛계의 입경크기의 폴리실리콘층을 형성할 수 있고, 이것을 활성층에 사용한 TFT는 N채널에서의 이동도가 ∼100㎠/V.S, 문턱값이 ∼0.5V를 얻을 수 있다.
이와 같이 하여 형성된 TFT를 사용하여 이하의 실시예에 기재된 구동회로를 구성하였다.
(실시예)
〈실시예 1〉
도 1에 도시된 회로로 구성된 시프트레지스터를 상기의 방법에 따라 형성하였다.
구체적으로는 도 1의 회로에 도시된 구성단위를 648단 갖는 시프트레지스터를 형성하고, 클럭펄스를 공급하면서 입력신호를 가하여 정상적으로 동작하는지 확인하였다. 그 결과 클럭에 동기하면서 각 단의 출력에서 각각 지연신호가 나오는 것을 확인할 수 있었다.
이어서, 시프트레지스터의 전원전압에 대한 최대동작주파수를 측정하였다. 또한 비교예로서 도 13에 도시된 회로로 구성되는 시프트레지스터에 대해서도 같은 평가를 하였다. 그 결과를 도 3에 나타낸다.
도 3으로부터 알 수 있는 바와 같이, 본 발명의 시프트레지스터는 각 전원전압에서 비교예의 시프트레지스터보다 약 2배 정도 높은 동작주파수가 얻어진다는 것을 알 수 있다.
〈실시예 2〉
본 실시예에서는 상기에서 얻어진 시프트레지스터를 사용하여 화상표시용 소자로서 고속동작이 가능한 유기EL소자를 사용하여 화상표시장치를 형성하였다.
예를 들어, 화소가 되는 유기EL소자를 구동하기 위한 TFT는 하기와 같이 형성하였다. 우선, 기판 위에 무정형 실리콘층을 약 600Å의 두께로 CVD법으로 성막하였다. 이 성막조건은 다음과 같다.
Si2H6가스: 100 SCCM, 압력: 0.3 Torr, 온도: 480℃
무정형 실리콘층을 고상 성장시켜 활성층(폴리실리콘층)으로 하였다. 고상성장은 열애닐과 레이저애닐을 병용하였다. 그 조건은 다음과 같다.
〈열애닐〉
N2: 1 SLM, 온도: 600℃, 처리시간: 24시간
〈레지저애닐〉
KrF: 254nm, 에너지밀도: 200mJ/㎠, 쇼트수:50
이어서, 폴리실리콘층을 패턴화하여 500Å의 활성실리콘층을 얻었다.
이 활성실리콘층 위에 게이트산화막의 SiO2층을 예를 들어 프라즈마CVD법으로 약 800Å 성막하였다. 성막조건은 예를 들어 다음과 같다.
투입전력: 50W, TEOD(테트라에톡시실란)가스 50SCCM, O2: 500SCCM,
압력: 0.1∼0.5Torr, 온도: 350℃
SiO2층 위에 게이트전극인 Mo-SiO2층을 스퍼터법으로 약 1000Å 성막하였다. Mo-SiO2층과 상기에서 형성한 SiO2층을 예를 들어 드라이에칭에 의해 패턴화하고 게이트전극 및 게이트산화막을 얻었다.
이어서, 게이트전극을 마스크로 하여 실리콘활성층의 소스, 드레인영역으로 하기 위한 부분에 이온도핑법으로 각각 구성소자로서 필요한 도판트를 도핑하였다.
계속해서, 이것을 질소분위기중에서 약 550℃에서 10시간 동안 가열하여 도판트를 활성화하였다. 다시 수소분위기중에서 약 400℃에서 30분 동안 가열처리하여 수소화하여 반도체의 결함준위밀도를 감소시켰다.
그리고, 이 기판전체에 층간절연층인 SiO2층을 두께 약 8000Å으로 성형하였다. 이 층간절연층인 SiO2의 성막조건은 다음과 같다.
O2/N2: 10 SLM
5% SiH4/N2: 1 SLM
1% PH3/N2: 500 SCCM
N2: 10 SLM
온도: 410℃
압력: 대기압
층간절연층인 SiO2막을 에칭하고, 접촉용 홀을 형성하였다. 이어서, 드레인, 소스배선전극으로 Al을 증착하였다.
얻어진 TFT어레이의 오프전류는 4 ×10-10A, 드레인-소스 사이에 가해지는 전기장은 0.2MV/cm 이하이었다.
유기EL소자의 형성영역에 홀주입전극인 ITO를 성막하고, 상기 배선전극과 접속하였다.
이상과 같이 제작된 본 발명의 샘플 TFT박막 패턴의 화소영역(ITO)에 저항이 높은 전자주입수송층 및/또는 저항이 높은 전자주입수송층, 발광층을 포함하는 유기층을 진공증착법으로 성막하였다. 성막된 재료는 다음과 같다. 여기에서 일예만을 들었지만, 본 발명은 그 개념에서 명백한 바와 같이, 증착법으로 형성가능하면 성막재료에 관계없이 적용할 수 있다.
ITO전극층 등이 형성된 기판표면을 UV/O3세정한 후, 스퍼터장치의 기판홀더에 고정하여 조(槽)안을 1 ×10-4Pa 이하까지 감압하였다.
감압을 유지한채 N,N,N',N'-테트라키스(m-비페닐)-1,1'-비페닐-4,4'-디아민 (TPD)을 전체 증착속도 0.2nm/sec로 하여 200nm의 두께로 증착하여 홀주입수송층으로 하였다.
다시, 감압을 유지한채 N,N,N',N'-테트라키스(m-비페닐)-1,1'-비페닐-4,4'-디아민(TPD), 트리스(8-퀴놀리노라토)알루미늄(Alq3), 루브렌을 전체 증착속도 0.2 nm/sec로 하여 100nm의 두께로 증착하여 발광층으로 하였다. TPD : Alq3 = 1 : 1(체적비), 이 혼합물에 대해 루브렌을 10부피% 도프하였다.
이어서, 기판을 스퍼터장치로 이동시켜 Li2O에 V를 4몰% 혼합한 타겟을 사용하여 높은 저항의 무기전자주입층을 10nm 막두께로 성막하였다. 이때의 스퍼터가스는 Ar: 30sccm, O2: 5sccm으로, 실온(25℃)하에 성막속도 1nm/min, 동작압력 0.2∼2 Pa, 투입전력 500W로 하였다. 성막한 무기전자주입층의 조성은 타겟과 거의 같았다.
이어서, 감압을 유지한채 Al을 100nm의 두께로 증착하여 음전극으로 하고, 마지막에 유리봉지하여 유기EL소자를 얻었다.
얻어진 유기EL표시장치를 공기중에서 10mA/㎠의 정전류밀도로 구동한바, 초기휘도는 800cd/㎡, 구동전압 7.5V로 정상적으로 동작하였다.
이상과 같이, 본 발명에 의하면 Poly-Si의 동작속도에 영향이 없이 싼가격으로 고속으로 동작할 수 있는 시프트레지스터 및 화상표시장치를 실현할 수 있다.

Claims (8)

  1. 활성층이 폴리실리콘으로 형성되어 있는 스위칭소자를 갖는 시프트레지스터에 있어서, 전원램프로부터 충방전되는 전하가 1개의 스위칭소자만으로 다음 단계로 전송되는 시프트레지스터.
  2. 제1항에 있어서, 동작단위로서 상보적으로 동작하는 한쌍의 스위칭소자를 가지며, 상기 한쌍의 스위칭소자에 의해 신호를 다음 단계로 전송하는 것을 특징으로 하는 시프트레지스터.
  3. 제1항 또는 제2항에 있어서, 상기 동작단위는 클럭신호에 동기하여 입력신호를 다음 단계로 전송하는 것을 특징으로 하는 시프트레지스터.
  4. 활성층이 폴리실리콘으로 형성되어 있어 상보적으로 동작하고, 동작단위로서 인버터 기능을 하는 한쌍의 스위칭소자를 가지며, 이들 스위칭소자 중 일방의 스위칭소자의 피제어단자에 클럭신호를 공급하며, 이 동작단위의 출력을 상보성을 갖는 직렬접속된 스위칭소자의 일방의 스위칭소자의 제어단자에 공급됨과 동시에 타방 스위칭소자의 제어단자에는 상기 클럭신호를 입력하고, 직렬접속된 스위칭소자의 중심점에서 출력신호를 출력하는 시프트레지스터.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 오프전류가 1 ×10-7A 이하인 것을 특징으로 하는 시프트레지스터.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 스위칭소자의 피제어전극 사이에 가해지는 전기장이 0.2MV/cm 이하인 것을 특징으로 하는 시프트레지스터.
  7. 제1항 내지 제6항 중 어느 한 항의 시프트레지스터를 갖는 화상표시장치.
  8. 제7항에 있어서, 화소로서 유기EL소자를 갖는 것을 특징으로 하는 화상표시장치.
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