KR20010045944A

KR20010045944A - Internal memory addressing apparatus of central processing unit

Info

Publication number: KR20010045944A
Application number: KR1019990049477A
Authority: KR
Inventors: 박종주
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-11-09
Filing date: 1999-11-09
Publication date: 2001-06-05

Abstract

PURPOSE: A device for addressing an internal memory of a central processing unit is provided to address so as to easily use a data without previously assigning a page point value every time when a page of a specific memory is used. CONSTITUTION: The device includes an address comparing data register(10), a page point register(20), a comparator(30), a multiplexer(40) and a memory device(50). The address comparing data register stores a predetermined address comparing data which is previously established. The page point register stores points of the pages. The comparator compares internal addresses of the inside of the CPU and address comparing data transmitted from the address comparing data register and generates a comparing signal. The multiplexer outputs one of the upper bits and the lower bits of the page point register as a page address in response to the comparing signal generated by the comparator. The memory device accepts the page address transmitted from the multiplexer and the internal addresses of the inside of the CPU.

Description

Internal memory addressing unit of central processing unit {INTERNAL MEMORY ADDRESSING APPARATUS OF CENTRAL PROCESSING UNIT}

본 발명은 중앙처리장치에 관한 것으로, 좀 더 구체적으로는 중앙처리장치의 내부 메모리 어드레싱 장치에 관한 것이다.The present invention relates to a central processing unit, and more particularly to an internal memory addressing device of the central processing unit.

일반적으로, 마이크로컨트롤러(microcontroller)를 이용해서 프로그램을 하는 경우, 내부 메모리를 사용해서 입/출력 데이터를 저장하거나 각종 상태 정보들을 저장하게 된다.Generally, when programming using a microcontroller, the internal memory is used to store input / output data or to store various state information.

이 때, 어플리케이션의 용도에 따라 메모리가 많이 필요하게 되는 경우, 내부 어드레스 버스의 크기 때문에 메모리를 하나 이상의 페이지(page)로 나누어 사용할 수 있도록 하드웨어를 구성하게 된다. 여기서, 페이지란 가상 기억장치에서 사용되는 프로그램이나 데이터의 한 세그먼트로서, 보통 512에서 4096바이트 중에서 한 종류의 고정된 길이를 갖고, 각각 고정된 가상 주소를 갖는다. 그리고, 가상 기억장치에서는 보조기억장치에 있는 데이터 또는 프로그램이 페이지 단위로 주기억장치로 로드되는 특징을 가진다.In this case, when a large amount of memory is required according to an application, the hardware is configured to divide the memory into one or more pages due to the size of the internal address bus. Here, a page is a segment of a program or data used in a virtual storage device, and usually has a fixed length of one type from 512 to 4096 bytes, and each has a fixed virtual address. In the virtual memory device, data or programs in the auxiliary memory device are loaded into the main memory device in units of pages.

그러나, 하나 이상의 페이지로 나누어 사용할 수 있도록 구성된 하드웨어는, 특정 메모리의 페이지를 사용할 때마다 '페이지 포인터(page pointer)'라는 값을 미리 지정해주어야 하는 문제점을 가진다. 따라서, 같은 메모리 크기 내에서 여러 페이지들을 효과적으로 관리할 수 있는 장치가 요구된다.However, hardware configured to be divided into one or more pages may have a problem of specifying a value of 'page pointer' in advance whenever a page of a specific memory is used. Accordingly, there is a need for an apparatus that can effectively manage multiple pages within the same memory size.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 특정 메모리의 페이지를 사용할 때마다 페이지 포인터 값을 미리 지정해주지 않고도 데이터를 쉽게 사용할 수 있도록 어드레싱하여 주는 중앙처리장치의 내부 메모리 어드레싱 장치를 제공하는데 있다.Accordingly, an object of the present invention has been proposed to solve the above-described problems, and the internal memory of the central processing unit that addresses the data so that it can be easily used without specifying a page pointer value in advance whenever a page of a specific memory is used. An addressing device is provided.

도 1은 본 발명에 의한 내부 메모리 어드레싱 장치를 보여주기 위한 블록도; 그리고1 is a block diagram showing an internal memory addressing apparatus according to the present invention; And

도 2a 및 2b는 도 1에 도시된 내부 메모리 어드레싱 장치에 의해 어드레스가 할당된 내부 메모리를 보여주기 위한 도면.2A and 2B are diagrams for showing an internal memory assigned an address by the internal memory addressing apparatus shown in FIG.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 어드레스 비교 데이터 레지스터 20 : 페이지 포인터 레지스터10: address comparison data register 20: page pointer register

30 : 비교기 40 : 멀티플렉서30: comparator 40: multiplexer

50 : 기억장치50: storage device

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 중앙처리장치의 내부 메모리 어드레싱 장치는, 미리 설정된 소정의 어드레스 비교 데이터를 저장하기 위한 어드레스 비교 데이터 레지스터와, 상기 페이지들의 포인터들을 저장하기 위한 페이지 포인터 레지스터와, 상기 중앙처리장치 내부의 내부 어드레스들과 상기 어드레스 비교 데이터 레지스터로부터 전송된 상기 어드레스 비교 데이터들을 비교하여 비교 신호를 발생하기 위한 비교기와, 상기 비교기로부터 발생된 상기 비교 신호에 응답해서 상기 페이지 포인터 레지스터의 상위 비트들과 하위 비트들 중 어느 하나를 페이지 어드레스로서 출력하기 위한 멀티플렉서, 그리고 상기 멀티플렉서로부터 전송된 상기 페이지 어드레스와 상기 중앙처리장치 내부의 상기 내부 어드레스들을 받아들이기 위한 기억장치를 포함한다.According to a feature of the present invention for achieving the object of the present invention as described above, the internal memory addressing device of the central processing unit includes an address comparison data register for storing predetermined address comparison data and a pointer of the pages; A comparator for generating a comparison signal by comparing a page pointer register for storing data, internal address of the CPU and the address comparison data transmitted from the address comparison data register, and the comparison generated from the comparator. A multiplexer for outputting any one of the upper bits and the lower bits of the page pointer register as a page address in response to the signal, and the page address transmitted from the multiplexer and the inside of the CPU. And a storage device for receiving the address.

(실시예)(Example)

이하 본 발명에 따른 실시예를 첨부된 도면 도 1 내지 도 2b를 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 1 to 2B.

본 발명의 신규한 중앙처리장치의 내부 메모리 어드레싱 장치는, 소정의 값으로 미리 설정되어 있는 어드레스 비교 데이터와 중앙처리장치 내부의 내부 어드레스와의 비교에 의해 얻어진 비교 신호에 응답해서 페이지 포인터의 상위 비트 또는 하위 비트 중 어느 하나를 선택하여 출력한다. 이와 같이 선택된 페이지 어드레스는, 중앙처리장치의 내부 어드레스와 함께 기억장치의 내부 어드레스를 디코딩 한다. 그 결과, 본 발명에 의한 중앙처리장치의 내부 메모리 어드레싱 장치는, 특정 메모리의 페이지를 사용할 때마다 페이지 포인터 값을 미리 지정해주지 않고도 데이터를 쉽게 사용할 수 있도록 중앙처리장치 내부에 구비된 내부 기억장치의 어드레스를 제공한다.The internal memory addressing device of the novel central processing unit of the present invention is the upper bit of the page pointer in response to the comparison signal obtained by comparing the address comparison data preset in the predetermined value with the internal address in the central processing unit. Alternatively, one of the lower bits is selected and output. The page address thus selected decodes the internal address of the storage device together with the internal address of the central processing unit. As a result, the internal memory addressing device of the central processing unit according to the present invention is characterized in that the internal memory device provided inside the central processing unit can easily use data without designating a page pointer value in advance whenever a page of a particular memory is used. Provide an address.

도 1은 본 발명에 의한 내부 메모리 어드레싱 장치(100)를 보여주기 위한 블록도이다. 도 1을 참조하면, 본 발명에 의한 중앙처리장치의 내부 메모리 어드레싱 장치(100)는, 어드레스 비교 데이터 레지스터(address compare data register ; ACDR)(10), 페이지 포인터 레지스터(page pointer register ; PPR)(20), 비교기(comparator ; 30), 멀티플렉서(40), 그리고 기억장치(50)를 포함한다.1 is a block diagram illustrating an internal memory addressing apparatus 100 according to the present invention. Referring to FIG. 1, the internal memory addressing apparatus 100 of the CPU according to the present invention includes an address compare data register (ACDR) 10 and a page pointer register (PPR) ( 20), a comparator 30, a multiplexer 40, and a storage device 50.

상기 어드레스 비교 데이터 레지스터(10)는 미리 설정되어 있는 소정의 어드레스 비교 데이터를 저장하기 위해 사용되고, 상기 페이지 포인터 레지스터(20)는 상기 페이지들의 포인터들을 저장하기 위해 사용된다.The address comparison data register 10 is used to store predetermined address comparison data which is set in advance, and the page pointer register 20 is used to store pointers of the pages.

비교기(30)는, 상기 중앙처리장치 내부의 내부 어드레스들(internal addresses)과, 상기 어드레스 비교 데이터 레지스터(10)로부터 전송된 상기 어드레스 비교 데이터들을 비교하여 비교 신호를 발생한다. 그리고, 멀티플렉서(40)는 상기 비교기(30)로부터 발생된 상기 비교 신호에 응답해서, 상기 페이지 포인터 레지스터(20)의 상위 비트들(PPH)과 하위 비트(PPL)들 중 어느 하나를 페이지 어드레스(page address)로서 출력한다. 이 때, 기억장치(50)는 상기 멀티플렉서로부터 전송된 상기 페이지 어드레스와, 상기 중앙처리장치 내부의 상기 내부 어드레스들을 받아들인다. 여기서, 상기 페이지 어드레스와 상기 내부 어드레스들은 기억장치(50)에 구비된 다수 개의 페이지들을 어드레싱하는데 사용되며, 상기 기억장치(50)는 중앙처리장치 내에 구비된 내부 메모리 장치(internal memory device)이다.The comparator 30 generates a comparison signal by comparing internal addresses within the CPU with the address comparison data transmitted from the address comparison data register 10. In response to the comparison signal generated from the comparator 30, the multiplexer 40 selects one of the upper bits PPH and the lower bits PPL of the page pointer register 20. page address). At this time, the memory device 50 accepts the page address transmitted from the multiplexer and the internal addresses inside the CPU. Here, the page address and the internal addresses are used to address a plurality of pages included in the memory device 50, and the memory device 50 is an internal memory device provided in the CPU.

상기 기억장치(50)를 어드레싱 하는 방법은 다음과 같다.The method of addressing the memory device 50 is as follows.

먼저, 어드레스 비교 데이터 레지스터(10)에 저장되어 있는 어드레스 비교 데이터 값과 내부 어드레스 버스(internal address bus)를 통해 전송된 중앙처리장치 내부의 내부 어드레스가 비교기(30)를 통해 비교된다. 비교 결과, 만약 내부 어드레스가 소정의 어드레스 비교 데이터 값보다 크거나 같다면, 비교기(30)는 페이지 포인터 데이터 중 상위 비트(PPH)가 페이지 어드레스로서 출력되도록 상기 멀티플렉서(40)를 제어한다.First, an address comparison data value stored in the address comparison data register 10 and an internal address transmitted through an internal address bus are compared through the comparator 30. As a result of the comparison, if the internal address is greater than or equal to a predetermined address comparison data value, the comparator 30 controls the multiplexer 40 to output the upper bit PPH of the page pointer data as the page address.

그리고, 상기 비교 결과, 만약 내부 어드레스가 소정의 어드레스 비교 데이터 값보다 작다면, 비교기(30)는 페이지 포인터 데이터 중 하위 비트(PPL)가 페이지 어드레스로서 출력되도록 상기 멀티플렉서(40)를 제어한다.As a result of the comparison, if the internal address is smaller than the predetermined address comparison data value, the comparator 30 controls the multiplexer 40 so that the lower bit PPL of the page pointer data is output as the page address.

이와 같은 방법에 의해서 선택된 페이지 어드레스와, 상기 내부 어드레스 버스를 통해 전송된 중앙처리장치 내부의 내부 어드레스에 의해서 기억장치(50)가 디코딩 된다. 여기서, 상기 내부 어드레스는 상기 기억장치(50)의 워드 어드레스(word address)로서 사용된다.The memory device 50 is decoded by the page address selected by this method and the internal address transmitted through the internal address bus. Here, the internal address is used as a word address of the storage device 50.

앞에서 설명한 바와 같이, 어드레스 비교 데이터 레지스터(10)를 특정 어드레스 값으로 정한 후, 이를 기억장치(50)에 구비된 페이지들(PAGE0, PAGE1,..., PAGE15)의 공통 부분을 할당하므로, 페이지 포인터를 계속 바꾸지 않고도 페이지 데이터를 손쉽게 사용할 수 있다.As described above, the address comparison data register 10 is set to a specific address value, and then the common portion of the pages PAGE0, PAGE1, ..., PAGE15 included in the storage device 50 is allocated. You can easily use page data without constantly changing the pointer.

도 2a 및 2b는 도 1에 도시된 내부 메모리 어드레싱 장치에 의해 어드레스가 할당된 내부 메모리를 보여주기 위한 도면이다. 먼저 도 2a를 참조하면, 예를 들면 'PAGE0" 또는 'PAGE1'과 같이 페이지 전체를 할당하여 사용하고 싶으면, 어드레스 비교 데이터 레지스터(10)에 저장된 값이 무슨 값이든 상관없이 '00' 또는 '01'로 각각 지정하여 사용할 수 있다. 즉, 페이지 포인터 레지스터(20)의 상/하위 니블(nibble)이 같은 값이면, 어드레스 비교 데이터 레지스터(10)에 저장된 값이 무슨 값이든 상관없이 지정한 한 페이지 안에서 메모리를 사용한다.2A and 2B are diagrams for showing an internal memory allocated an address by the internal memory addressing apparatus shown in FIG. First, referring to FIG. 2A, if a whole page is allocated and used, for example, 'PAGE0' or 'PAGE1', the value stored in the address comparison data register 10 may be '00' or '01. In other words, if the upper and lower nibbles of the page pointer register 20 are the same value, the value stored in the address comparison data register 10 may be set within the designated page. Use memory

그리고, 도 2b에 도시된 바와 같이, 'PAGE0" 또는 'PAGE1'의 특정 부분, 예를 들면 'PAGE0'의 '00-3FH', 그리고 'PAGE1'의 '4FH-FFH'를 할당해서 사용하고 싶을 경우에는, 어드레스 비교 데이터 레지스터(10)에 '40H'를 저장하고, 페이지 포인터 레지스터(20)에 '10H'를 저장하면 된다.As shown in FIG. 2B, a specific portion of 'PAGE0' or 'PAGE1', for example, '00 -3FH 'of' PAGE0 'and' 4FH-FFH 'of' PAGE1 'may be allocated and used. In this case, '40H' may be stored in the address comparison data register 10 and '10H' may be stored in the page pointer register 20.

앞에서 설명한 바와 같이, 본 발명에 의한 중앙처리장치의 내부 메모리 어드레싱 장치는, 소정의 값으로 미리 설정되어 있는 어드레스 비교 데이터와 중앙처리장치 내부의 내부 어드레스와의 비교에 의해 얻어진 비교 신호에 응답해서 페이지 포인터의 상위 비트 또는 하위 비트 중 어느 하나를 선택하여 출력하고, 이와 같이 선택된 페이지 어드레스는, 중앙처리장치의 내부 어드레스와 함께 기억장치의 내부 어드레스를 디코딩 하는데 사용되므로, 특정 메모리의 페이지를 사용할 때마다 페이지 포인터 값을 미리 지정해주지 않고도 데이터를 쉽게 사용할 수 있다.As described above, the internal memory addressing device of the central processing unit according to the present invention is configured to respond to a page in response to a comparison signal obtained by comparing the address comparison data preset to a predetermined value with the internal address inside the central processing unit. Either the upper or lower bits of the pointer are selected and output, and the selected page address is used to decode the internal address of the storage device together with the internal address of the central processing unit. You can easily use the data without specifying the page pointer value in advance.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.In the above, the configuration and operation of the circuit according to the present invention are shown in accordance with the above description and drawings, but this is merely described, for example, and various changes and modifications are possible without departing from the spirit of the present invention. .

이상과 같은 본 발명에 의하면, 특정 메모리의 페이지를 사용할 때마다 페이지 포인터 값을 미리 지정해주지 않고도 데이터를 쉽게 사용할 수 있도록 어드레싱할 수 있다.According to the present invention as described above, whenever a page of a specific memory is used, the data can be addressed so that the data can be easily used without designating a page pointer value in advance.

Claims

In the apparatus for performing the addressing for a plurality of pages provided in the central processing unit:

An address comparison data register for storing predetermined address comparison data;

A page pointer register for storing pointers of the pages;

A comparator for generating a comparison signal by comparing internal addresses in the CPU with the address comparison data transmitted from the address comparison data register;

A multiplexer for outputting any one of upper bits and lower bits of the page pointer register as a page address in response to the comparison signal generated from the comparator; And

And a storage device for accepting the page address transmitted from the multiplexer and the internal addresses within the CPU.

The method of claim 1,

The storage device is decoded by the page address and the internal address,

And said storage device is an internal memory of said central processing unit.

The method of claim 1,

And the pages are all or part of the pages can be allocated according to a setting value of the address comparison data.