KR20010045901A - Lateral DMOS transistors having low on-resistance and method for fabricating the same - Google Patents
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Landscapes
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Abstract
Description
본 발명은 고전압 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 낮은 온-저항을 갖는 수평형 디모스(DMOS: Double diffused Metal Oxide Semiconductor) 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high voltage semiconductor device and a method of manufacturing the same, and more particularly, to a double diffused metal oxide semiconductor (DMOS) transistor having a low on-resistance and a method of manufacturing the same.
일반적으로 고전압 모스 트랜지스터의 온-저항은 드리프트 영역에서의 저항에 크게 좌우된다. 상기 드리프트 영역에서의 저항은 드리프트 영역의 두께와 도핑 정도에 의해 결정된다. 두께가 두꺼울수록 그리고 특히 도핑 정도가 높을수록 드리프트 영역에서의 저항은 낮아지고, 그에 따라 소자의 온-저항도 감소한다.In general, the on-resistance of a high voltage MOS transistor depends heavily on the resistance in the drift region. The resistance in the drift region is determined by the thickness of the drift region and the degree of doping. The thicker the thickness, and especially the higher the degree of doping, the lower the resistance in the drift region, thus reducing the on-resistance of the device.
도 1은 종래의 수평형 디모스 트랜지스터를 나타내 보인 레이아웃도이고, 도 2는 도 1의 선 Ⅱ-Ⅱ'를 따라 도시한 단면도이다. 도 1 및 도 2에서 동일한 참조 부호는 동일한 영역 또는 층을 나타내며, 드레인 영역을 공통으로 하는 두 개의 단위 셀을 나란하게 나타내었다.1 is a layout diagram illustrating a conventional horizontal type MOS transistor, and FIG. 2 is a cross-sectional view taken along the line II-II ′ of FIG. 1. In FIG. 1 and FIG. 2, the same reference numerals denote the same regions or layers, and two unit cells having a common drain region are shown side by side.
도 1 및 도 2를 참조하면, 제1 도전형, 예컨대 p-형인 반도체 기판(100)의 일부 영역에 n-형 웰 영역(101)이 형성된다. 상기 n-형 웰 영역(101)은 반도체 기판(100)의 상부 표면과 인접하도록 형성된다. 상기 반도체 기판(100) 내에는 필드 산화막(102)에 의해 액티브 영역(110)이 한정된다. 상기 액티브 영역(110) 내에서 상기 반도체 기판(100)의 상부 표면에는 제2 도전형, 예컨대 고농도의 n-형으로 도핑된 소스 영역(103) 및 드레인 영역(104)이 상호 이격되도록 형성된다. 앞서 설명한 바와 같이, 드레인 영역(104)은 두 개의 단위 셀에서 공통으로 사용하므로, 하나의 드레인 영역(104) 양쪽으로 소스 영역(103)이 각각 형성된다.1 and 2, an n-type well region 101 is formed in a portion of a semiconductor substrate 100 of a first conductivity type, such as a p-type. The n-type well region 101 is formed to be adjacent to an upper surface of the semiconductor substrate 100. The active region 110 is defined by the field oxide film 102 in the semiconductor substrate 100. In the active region 110, a source region 103 and a drain region 104 doped with a second conductivity type, for example, a high concentration of n-type, are formed on the upper surface of the semiconductor substrate 100. As described above, since the drain region 104 is commonly used in two unit cells, the source regions 103 are formed on both sides of one drain region 104.
상기 소스 영역(103)은 p-형 바디 영역(105)으로 둘러싸여 있으며, 상기 p-형 바디 영역(103)은 n-형 웰 영역(101)과 인접되도록 형성된다. 즉 상기 n-형 웰 영역(101)은 두 개의 소스 영역(103)들 사이에 형성된다. 이와 같은 n-형 웰 영역(101)의 상부에는 필드 산화막(102)과 인접되도록 p-형 탑(top) 영역(106)이 형성되어 있다. 상기 p-형 탑 영역(106)의 폭은 필드 산화막(102)의 폭보다 작다.The source region 103 is surrounded by a p-type body region 105, and the p-type body region 103 is formed to be adjacent to the n-type well region 101. That is, the n-type well region 101 is formed between two source regions 103. The p-type top region 106 is formed on the n-type well region 101 so as to be adjacent to the field oxide film 102. The width of the p-type top region 106 is smaller than the width of the field oxide film 102.
상기 반도체 기판(100)의 상부에 형성되는 채널 영역 위에는 게이트 절연막(107) 및 게이트 도전막(108)이 순차적으로 형성된다. 그리고 소스 영역(103) 및 드레인 영역(104) 위에는 각각 소스 컨택(120) 및 드레인 컨택(130)이 형성된다.The gate insulating layer 107 and the gate conductive layer 108 are sequentially formed on the channel region formed on the semiconductor substrate 100. The source contact 120 and the drain contact 130 are formed on the source region 103 and the drain region 104, respectively.
이와 같은 구조의 수평형 디모스 트랜지스터에 있어서, 상기 p-형 탑 영역(106)은 n-형 웰 영역(101) 상부에서의 피크 도핑 농도를 감소시키며, 이로 인하여 역방향 바이어스가 인가될 때에 n-형 웰 영역(101) 방향으로의 공핍층 형성을 빠르게 진행시켜서 고내압을 얻을 수 있도록 한다. 그런데 이로 인하여 n-형 웰 영역(101)의 전체 도핑 농도가 낮아져서 소자의 온-저항을 증가시키게 된다는 문제가 있다. 또한 상기 고내압을 얻도록 하기 위해서는 n-형 웰 영역(101)과 p-형 반도체 기판(100) 사이의 포텐셜 분배가 균등하게 이루어져야 하지만, 실제적으로 n-형 웰 영역(101) 및 p-형 탑 영역(106)의 농도 조절을 아주 정확하게 해야 하므로, 이와 같은 포텐셜 분배를 균등하게 하기가 용이하지 않다는 문제도 또한 있다.In the horizontal type DMOS transistor having the above structure, the p-type top region 106 reduces the peak doping concentration on the n-type well region 101, so that when the reverse bias is applied, n− Formation of the depletion layer in the direction of the mold well region 101 is accelerated so that a high breakdown voltage can be obtained. However, this causes a problem that the total doping concentration of the n-type well region 101 is lowered, thereby increasing the on-resistance of the device. In addition, in order to obtain the high breakdown voltage, the potential distribution between the n-type well region 101 and the p-type semiconductor substrate 100 should be uniform, but in practice, the n-type well region 101 and the p-type There is also a problem that it is not easy to equalize this potential distribution since the concentration control of the top region 106 must be very precise.
본 발명이 이루고자 하는 기술적 과제는 포텐셜 분배를 균등하게 하여 고내압을 확보하면서 동시에 소자의 온 저항을 감소시킬 수 있는 수평형 디모스 트랜지스터를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a horizontal type MOS transistor capable of uniformly distributing potential and ensuring high breakdown voltage and at the same time reducing on-resistance of a device.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 수평형 디모스 트랜지스터를 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing the horizontal type MOS transistor.
도 1은 종래의 수평형 디모스 트랜지스터를 나타내 보인 레이아웃도이다.1 is a layout diagram illustrating a conventional horizontal type MOS transistor.
도 2는 도 1의 선 Ⅱ-Ⅱ'를 따라 도시한 단면도이다.FIG. 2 is a cross-sectional view taken along the line II-II 'of FIG. 1.
도 3은 본 발명에 따른 수평형 디모스 트랜지스터를 나타내 보인 레이아웃도이다.3 is a layout diagram illustrating a horizontal type MOS transistor according to the present invention.
도 4는 도 3의 선 Ⅳ-Ⅳ'를 따라 도시한 단면도이다.4 is a cross-sectional view taken along the line IV-IV 'of FIG.
도 5는 도 3의 선 Ⅴ-Ⅴ'를 따라 도시한 단면도이다.FIG. 5 is a cross-sectional view taken along the line VV ′ of FIG. 3.
도 6은 도 3의 선 Ⅵ-Ⅵ'를 따라 도시한 단면도이다.FIG. 6 is a cross-sectional view taken along the line VI-VI ′ of FIG. 3.
도 7은 본 발명에 따른 수평형 모스 트랜지스터의 p-형 웰 영역의 폭에 따른 소스와 드레인 사이의 포텐셜을 나타낸 도면이다.7 is a view showing the potential between the source and the drain according to the width of the p- type well region of the horizontal MOS transistor according to the present invention.
도 8 내지 도 13은 본 발명에 따른 수평형 디모스 트랜지스터의 제조 방법을 설명하기 위해 나타내 보인 레이아웃도들이다.8 to 13 are layout views illustrating a method of manufacturing a horizontal type MOS transistor according to the present invention.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
200...반도체 기판 201...n-형 웰 영역200 ... semiconductor substrate 201 ... n-type well regions
202...p-형 웰 영역 203...드레인 영역202 ... p-type well area 203 ... drain area
204...소스 영역 205...n-형 고농도 영역204 ... source area 205 ... n-type high concentration area
206...게이트 절연막 207...게이트 도전막206 gate insulating film 207 gate conductive film
210...필드 산화막210 ... field oxide
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 수평형 디모스 트랜지스터는, 제1 도전형의 반도체 기판내에서 소정의 폭을 갖는 돌출부를 갖는 핑거형으로 교대로 형성된 제1 도전형의 웰 영역 및 제2 도전형의 웰 영역; 상기 제1 도전형의 웰 영역내에 형성된 제2 도전형의 소스 영역; 상기 제2 도전형의 웰 영역내에 형성된 제2 도전형의 드레인 영역; 상기 제1 도전형의 웰 영역의 표면에 형성되는 채널 영역 위에 형성된 게이트 절연막; 상기 게이트 절연막 위에 형성된 게이트 도전막; 및 상기 소스 영역 및 드레인 영역에 각각 전기적으로 연결되도록 형성된 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a horizontal type DMOS transistor according to the present invention includes a well region of a first conductivity type formed alternately in a finger shape having a protrusion having a predetermined width in a semiconductor substrate of the first conductivity type; A well region of a second conductivity type; A source region of a second conductivity type formed in the well region of the first conductivity type; A drain region of the second conductivity type formed in the well region of the second conductivity type; A gate insulating film formed on a channel region formed on a surface of the well region of the first conductivity type; A gate conductive film formed on the gate insulating film; And a source electrode and a drain electrode formed to be electrically connected to the source region and the drain region, respectively.
상기 제1 도전형의 웰 영역 및 상기 제2 도전형의 웰 영역의 폭은, 상기 소스 영역 및 드레인 영역 사이에서의 포텐셜 분포가 균일하도록 하는 폭을 갖는 것이 바람직하다.The width of the well region of the first conductivity type and the well region of the second conductivity type preferably has a width such that the potential distribution between the source region and the drain region is uniform.
상기 제1 도전형은 p형이고 상기 제2 도전형은 n형인 것이 바람직하다.Preferably, the first conductivity type is p-type and the second conductivity type is n-type.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 수평형 디모스 트랜지스터의 제조 방법은, 제1 도전형의 반도체 기판내에 돌출 부분을 갖는 핑거형의 제2 도전형의 웰 영역을 형성하는 단계;In order to achieve the above another technical problem, a method of manufacturing a horizontal DMOS transistor according to the present invention comprises the steps of: forming a well-type second conductivity type well region having a projecting portion in the first conductivity-type semiconductor substrate;
상기 반도체 기판의 상기 제2 도전형의 웰 영역이 형성된 영역 이외의 영역에 제1 도전형의 웰 영역을 형성하되, 상기 제1 도전형의 웰 영역의 돌출 부분과 상기 제2 도전형의 웰 영역의 돌출 부분이 일정 영역에서 서로 교대로 형성되도록 하는 단계; 상기 제1 도전형의 웰 영역 및 상기 제2 도전형의 웰 영역내에 각각 제2 도전형의 소스 영역 및 제2 도전형의 드레인 영역을 형성하는 단계; 상기 제1 도전형의 웰 영역내의 채널 형성 영역 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 게이트 도전막을 형성하는 단계; 및 상기 소스 영역 및 드레인 영역과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.Forming a well region of a first conductivity type in a region other than a region in which the second conductivity type well region is formed in the semiconductor substrate, wherein a protrusion of the well region of the first conductivity type and a well region of the second conductivity type are formed; Causing the protruding portions of to alternate with each other in a predetermined region; Forming a source region of a second conductivity type and a drain region of a second conductivity type in the well region of the first conductivity type and the well region of the second conductivity type, respectively; Forming a gate insulating film on the channel formation region in the well region of the first conductivity type; Forming a gate conductive film on the gate insulating film; And forming a source electrode and a drain electrode electrically connected to the source region and the drain region, respectively.
본 발명에 있어서, 상기 제2 도전형의 소스 영역과 교대로 배치되도록 제1 도전형의 고농도 영역을 형성하는 단계를 더 포함할 수도 있다.In the present invention, the method may further include forming a high concentration region of the first conductivity type so as to alternate with the source region of the second conductivity type.
상기 제1 도전형의 웰 영역 및 상기 제2 도전형의 웰 영역을 형성하는 단계는, 상기 제1 도전형의 웰 영역 및 상기 제2 도전형의 웰 영역의 폭이 상기 소스 영역 및 드레인 영역 사이에서의 포텐셜 분포가 균일하도록 하는 폭을 갖도록 형성하는 것이 바람직하다.The forming of the well region of the first conductivity type and the well region of the second conductivity type may include a width of the well region of the first conductivity type and the well region of the second conductivity type between the source region and the drain region. It is preferable to form it so that it has a width | variety which makes uniform potential distribution in.
상기 제1 도전형은 p형이고 상기 제2 도전형은 n형인 것이 바람직하다.Preferably, the first conductivity type is p-type and the second conductivity type is n-type.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 수평형 디모스 트랜지스터를 나타내 보인 레이아웃도이다. 그리고 도 4는 도 3의 선 Ⅳ-Ⅳ'를 따라 도시한 단면도이고, 도 5는 도 3의 선 Ⅴ-Ⅴ'를 따라 도시한 단면도이며, 그리고 도 6은 도 3의 선 Ⅵ-Ⅵ'을 따라 도시한 단면도이다. 도 3 내지 도 6에서 동일한 참조 부호는 동일한 영역 또는 층을 나타내며, 드레인 영역을 공통으로 하는 두 개의 단위 셀을 나란하게 나타내었다.3 is a layout diagram illustrating a horizontal type MOS transistor according to the present invention. 4 is a cross-sectional view taken along the line IV-IV 'of FIG. 3, FIG. 5 is a cross-sectional view taken along the line V-V' of FIG. 3, and FIG. 6 is a line VI-VI 'of FIG. It is a cross-sectional view shown. In FIG. 3 to FIG. 6, the same reference numerals denote the same regions or layers, and two unit cells having a common drain region are shown side by side.
도 3과 도 4 내지 도 6을 함께 참조하면, 제1 도전형, 예컨대 p-형의 반도체 기판(200)의 상부 일정 영역에 n-형 웰 영역(201)과 p-형 웰 영역(202)이 상호 인접되도록 형성된다. 상기 반도체 기판(200) 표면에 형성된 필드 산화막(210)에 의해 상기 반도체 기판(200) 내의 액티브 영역이 한정된다. 상기 n-형 웰 영역(201) 및 p-형 웰 영역(202)은 반도체 기판(200)의 상부 표면과 인접되도록 형성된다. 특히 상기 n-형 웰 영역(201) 및 p-형 웰 영역(202)은 핑거형(finger type)으로 형성된다. 즉, 채널이 형성될 영역에서 전류가 흐르는 방향과 수직인 방향으로 보면, 돌출된 부분과 패인 부분이 교대로 형성된 구조를 갖는다. 따라서, 4에 도시된 바와 같이, p-형 웰 영역(202)이 돌출된 부분에서는 길이가 긴 p-형 웰 영역(202) 사이에 길이가 짧은 n-형 웰 영역(202)이 배치된 구조를 나타낸다. 그리고, 도 5에 도시된 바와 같이, n-형 웰 영역(201)이 돌출된 부분에서는 길이가 긴 n-형 웰 영역(201) 양쪽으로 p-형 웰 영역(202)이 배치된 구조를 나타낸다. 또한, 도 6에 도시된 바와 같이, 도 4 및 도 5에 나타낸 방향과 직각인 방향에서는 거의 동일한 폭(wn, wp)을 갖는 n-형 웰 영역(201)과 p-형 웰 영역(202)이 교대로 형성된 구조를 나타낸다.3 and 4 to 6, an n-type well region 201 and a p-type well region 202 may be formed in a predetermined region on an upper surface of a first conductive type, for example, a p-type semiconductor substrate 200. Are formed to be adjacent to each other. An active region in the semiconductor substrate 200 is defined by the field oxide film 210 formed on the surface of the semiconductor substrate 200. The n-type well region 201 and the p-type well region 202 are formed to be adjacent to the upper surface of the semiconductor substrate 200. In particular, the n-type well region 201 and the p-type well region 202 are formed in a finger type. That is, when viewed in a direction perpendicular to the direction in which the current flows in the region where the channel is to be formed, the protruding portion and the concave portion are alternately formed. Therefore, as shown in FIG. 4, the structure in which the short n-type well region 202 is disposed between the long p-type well regions 202 in the portion where the p-type well region 202 protrudes is disposed. Indicates. As shown in FIG. 5, the p-type well region 202 is disposed on both sides of the long n-type well region 201 in the protruding portion of the n-type well region 201. . In addition, as shown in FIG. 6, in the direction perpendicular to the directions shown in FIGS. 4 and 5, the n -type well region 201 and the p-type well region (20) having substantially the same widths w n and w p ( 202 shows an alternately formed structure.
상기 n-형 웰 영역(201) 내에는 고농도의 n-형 드레인 영역(203)이 형성되며, 상기 p-형 웰 영역(202) 내에는 고농도의 n-형 소스 영역(204)과 고농도의 p-형 영역(205)이 형성된다. 상기 고농도의 n-형 소스 영역(204)과 고농도의 p-형 영역(205)은 교대로 형성되며, 최외각에는 고농도의 p-형 영역(205)이 배치된다. 상기 고농도의 n-형 드레인 영역(203), 고농도의 n-형 소스 영역(204) 및 고농도의 p-형 영역(205)은 상기 액티브 영역내에서 반도체 기판(200)의 상부 표면에 인접되도록 형성된다. 채널 형성 영역 위에는 게이트 절연막(206) 및 게이트 도전막(207)이 순차적으로 형성된다. 한편 도면에는 나타내지 않았지만, 소스 전극 및 드레인 전극은 각각 소스 영역(204) 및 드레인 영역(203)과 전기적으로 연결되도록 형성된다.A high concentration of n-type drain region 203 is formed in n-type well region 201, and high concentration of n-type source region 204 and high concentration of p-type well region 202. -Shaped region 205 is formed. The high concentration n-type source region 204 and the high concentration p-type region 205 are formed alternately, and the high concentration p-type region 205 is disposed at the outermost portion. The high concentration n-type drain region 203, the high concentration n-type source region 204 and the high concentration p-type region 205 are formed to be adjacent to the upper surface of the semiconductor substrate 200 in the active region. do. The gate insulating film 206 and the gate conductive film 207 are sequentially formed on the channel formation region. Although not shown in the drawings, the source electrode and the drain electrode are formed to be electrically connected to the source region 204 and the drain region 203, respectively.
이와 같은 구조의 수평형 디모스 트랜지스터에 있어서, 상기 n-형 웰 영역(201)의 폭(wn)과 상기 p-형 웰 영역(202)의 폭(wp)은 마스크의 레이아웃에 의해 조절이 가능하다. 따라서 상기 n-형 웰 영역(201)의 폭(wn)과 p-형 웰 영역(202)의 폭(wp)을 조절함으로써 포텐셜의 균등한 분배가 가능하다. 즉 상기 수평형 모스 트랜지스터에 역방향 바이어스가 인가되는 경우, 상기 n-형 웰 영역(201)에서의 디플리션과 상기 p-형 웰 영역(202)에서의 디플리션이 동시에 일어나도록 상기 n-형 웰 영역(201)의 폭(wn)과 상기 p-형 웰 영역(202)의 폭(wp)을 조절함으로써, p-n 접합면들 사이의 포텐셜 분배가 균등하게 이루어지도록 할 수 있다. 더욱이 상기 n-형 웰 영역(201)의 농도를 높이더라도, 포텐셜의 균등한 분배에 영향을 주지 않도록 n-형 웰 영역(201)의 폭(wn)과 상기 p-형 웰 영역(202)의 폭(wp)을 조절함으로써, 소자의 내압을 감소시키지 않으면서 소자의 온-저항을 감소시킬 수 있다.In this structure, the horizontal de-MOS transistor of the same, the width (w p) of the width (w n) and the p- type well region (202) of the n- type well region 201 is regulated by the layout of the mask This is possible. Therefore, it is by controlling the width (w p) of the width (w n) and a p- type well region (202) of the n- type well region 201 can have a uniform distribution of the potential. That is, when a reverse bias is applied to the horizontal MOS transistor, the n− is applied such that the depletion in the n-type well region 201 and the depletion in the p-type well region 202 occur simultaneously. by controlling the width (w n) to the width (w p) of the p- type well region 202 of the type well region 201, the potential distribution between the pn junction plane can be so uniformly accomplished. Furthermore, even if the concentration of the n-type well region 201 is increased, the width w n of the n -type well region 201 and the p-type well region 202 may not be affected evenly. By adjusting the width w p , the on-resistance of the device can be reduced without reducing the breakdown voltage of the device.
도 7은 본 발명에 따른 수평형 모스 트랜지스터의 n-형 웰 영역의 폭 및 p-형 웰 영역의 폭에 따른 소스와 드레인 사이의 포텐셜을 나타낸 도면이다. 여기서, n-형 웰 영역(201) 및 p-형 웰 영역(202)에서의 캐리어 농도는 1×1016/㎤이며, n-형 울 영역(201)의 폭과 p-형 웰 영역(202)의 폭은 4㎛로 동일하다.7 is a view showing the potential between the source and the drain according to the width of the n- type well region and the width of the p- type well region of the horizontal MOS transistor according to the present invention. Here, the carrier concentration in the n-type well region 201 and the p-type well region 202 is 1 × 10 16 / cm 3, the width of the n-type wool region 201 and the p-type well region 202. The width of) is the same at 4 μm.
도 7에 도시된 바와 같이, 드레인에서부터 소스로 갈수록 각각 900V, 788V, 675V, 563V, 450V, 337V, 225V, 112V의 값을 갖는 포텐셜들이 균일하게 분포됨을 알 수 있다. 즉 본 발명에 따른 수평형 모스 트랜지스터에 따르면, n-형 웰 영역(201)과 p-형 웰 영역(202)이 핑거형으로 교대로 형성되어 있으므로, n-형 웰 영역(201)과 p-형 웰 영역(202)이 디플리션 됨에 따라 형성되는 포텐셜은 접합면을 따라 불균일하지 분포되지 않고 소스와 드레인 사이에 균일하게 분포된다.As shown in FIG. 7, potentials having values of 900V, 788V, 675V, 563V, 450V, 337V, 225V, and 112V, respectively, are uniformly distributed from the drain to the source. That is, according to the horizontal MOS transistor according to the present invention, since the n-type well region 201 and the p-type well region 202 are alternately formed in a finger shape, the n-type well region 201 and the p- The potential formed as the type well region 202 is depleted is not uniformly distributed along the junction, but is evenly distributed between the source and the drain.
도 8 내지 도 13은 본 발명에 따른 수평형 디모스 트랜지스터의 제조 방법을 설명하기 위해 나타내 보인 레이아웃도들이다. 도 8 내지 도 13에서는 설명의 간단을 위하여 하나의 단위 셀만을 나타내었지만, 여러 개의 단위 셀이 하나로 집적된 소자를 형성하는 경우에도 본 발명에 따른 제조 방법이 동일하게 적용됨은 당연하다.8 to 13 are layout views illustrating a method of manufacturing a horizontal type MOS transistor according to the present invention. 8 to 13 illustrate only one unit cell for the sake of simplicity, it is natural that the manufacturing method according to the present invention is applied equally to the case where a plurality of unit cells form an integrated device.
먼저 도 8을 참조하면, 제1 도전형, 예컨대 p-형의 반도체 기판(미도시) 위에 대략 100Å 내지 대략 2000Å 두께의 열산화막(미도시)을 형성한다. 이어서 상기 열산화막 위에 대략 100Å 내지 대략 2000Å 두께의 질화막(미도시)을 형성한다. 다음에 통상의 포토리소그라피법을 사용한 노광 및 현상 공정을 사용하여 상기 질화막 위에 포토레지스트막 패턴(미도시)을 형성한다. 그리고 이 포토레지스트막 패턴을 식각 마스크로 하여 상기 질화막의 일부를 제거한다. 다음에 질화막의 제거된 부분을 통하여 불순물 이온들이 주입되도록 이온 주입 공정을 수행한다. 이때 사용되는 불순물 이온들은 n-형 불순물 이온들이다. 이어서 드라이브 인 확산 공정을 수행하여 반도체 기판(200)의 일부 영역에 n-형 웰 영역(201)을 형성하며, 이와 동시에 질화막의 일부가 제거됨으로써 노출된 열산화막 위에 다시 열산화막이 형성된다.First, referring to FIG. 8, a thermal oxide film (not shown) having a thickness of about 100 GPa to about 2000 GPa is formed on a first conductive type, for example, p-type semiconductor substrate (not shown). Subsequently, a nitride film (not shown) having a thickness of about 100 GPa to about 2000 GPa is formed on the thermal oxide film. Next, a photoresist film pattern (not shown) is formed on the nitride film using an exposure and development process using a conventional photolithography method. A portion of the nitride film is removed using the photoresist film pattern as an etching mask. Next, an ion implantation process is performed such that impurity ions are implanted through the removed portion of the nitride film. The impurity ions used at this time are n-type impurity ions. Subsequently, a n-type well region 201 is formed in a portion of the semiconductor substrate 200 by performing a drive-in diffusion process, and at the same time, a portion of the nitride layer is removed to form a thermal oxide layer on the exposed thermal oxide layer.
다음에 도 9를 참조하면, 상기 포토레지스트막 패턴 및 질화막을 제거한 후에 p-형 불순물 이온들을 주입한다. 그리고 다시 드라이브 인 확산 공정을 수행하여 p-형 웰 영역(202)을 형성한다. 이와 같이 형성된 n-형 웰 영역(201)과 p-형 웰 영역(202)은 스트라이프형으로 상호 교차되도록 형성된 핑거형(finger type)으로 형성된다. 상기 n-형 웰 영역(201)의 돌출 부분에서의 폭(wn)과 p-형 웰 영역(202)의 돌출 부분에서의 폭(wp)은 소스와 드레인 사이에서의 포텐셜 분포 상태와, n-형 웰 영역(201)에서의 캐리어 농도를 참작하여 결정한다.Next, referring to FIG. 9, p-type impurity ions are implanted after the photoresist film pattern and the nitride film are removed. Drive-diffusion is performed again to form the p-type well region 202. The n-type well region 201 and the p-type well region 202 formed as described above are formed in a finger type formed to cross each other in a stripe shape. The width w n of the protruding portion of the n-type well region 201 and the width w p of the protruding portion of the p-type well region 202 are defined as a potential distribution state between a source and a drain, The carrier concentration in the n-type well region 201 is determined in consideration of.
다음에 도 10을 참조하면, 반도체 기판 위의 모든 산화막을 제거한다. 그리고 다시 대략 100Å 내지 대략 2000Å 두께의 열산화막(미도시)을 형성한다. 이어서 상기 열산화막 위에 대략 100Å 내지 대략 2000Å 두께의 질화막(미도시)을 다시 형성한다. 이어서 상기 질화막 위에 포토레지스트막 패턴(미도시)을 형성한다. 상기 포토레지스트막 패턴은 액티브 영역(220; 도면에서 점선으로 나타낸 내부 영역)을 한정하는 개구부들을 갖는다. 다음에 상기 포토레지스트막 패턴을 식각 마스크로 하여 상기 질화막을 패터닝한다. 패터닝되어 형성된 질화막 패턴은 액티브 영역(220)을 덮는다. 이어서 상기 질화막 패턴을 산화 저지막으로 하는 통상의 로코스(LOCOS) 공정을 수행하여 대략 2000Å 내지 대략 15000Å 두께의 필드 산화막(미도시)을 형성한다. 상기 필드 산화막은 액티브 영역(220)의 반도체 기판 표면을 노출시킨다. 이어서 상기 질화막을 제거한 후에 게이트 절연막(미도시)을 형성한다.Next, referring to FIG. 10, all oxide films on the semiconductor substrate are removed. Then, a thermal oxide film (not shown) having a thickness of about 100 kPa to about 2000 kPa is formed again. Subsequently, a nitride film (not shown) having a thickness of about 100 GPa to about 2000 GPa is again formed on the thermal oxide film. Subsequently, a photoresist film pattern (not shown) is formed on the nitride film. The photoresist layer pattern has openings defining an active region 220 (inner region indicated by dotted lines in the drawing). Next, the nitride film is patterned using the photoresist film pattern as an etching mask. The nitride film pattern formed by patterning covers the active region 220. Subsequently, a conventional LOCOS process using the nitride film pattern as an oxidation stop film is performed to form a field oxide film (not shown) having a thickness of about 2000 kPa to about 15000 kPa. The field oxide layer exposes the surface of the semiconductor substrate of the active region 220. Subsequently, a gate insulating film (not shown) is formed after removing the nitride film.
다음에 도 11을 참조하면, 전면에 도전막, 예컨대 불순물이 도핑된 폴리실리콘막을 침적한다. 그리고 상기 폴리실리콘막을 패터닝하여 게이트 도전막(207)을 형성한다. 상기 게이트 도전막은 n-형 웰 영역(201)의 일부 및 p-형 웰 영역(202)의 일부와 중첩된다.Next, referring to FIG. 11, a conductive film such as a polysilicon film doped with impurities is deposited on the entire surface. The polysilicon film is patterned to form a gate conductive film 207. The gate conductive layer overlaps a portion of the n-type well region 201 and a portion of the p-type well region 202.
다음에 도 12를 참조하면, 도 11에 도시된 바와 같은 구조체 위에 포토레지스트막 패턴(미도시)을 형성한다. 이 포토레지스트막 패턴은 p-형 웰 영역(202) 내에서 게이트 도전막(207)과 인접한 반도체 기판 표면과 p-형 웰 영역(201)내에서의 반도체 기판 표면을 노출시키는 개구부들을 갖는다. 이어서 상기 포토레지스트막 패턴을 이온 주입 마스크로 하여 n-형 불순물 이온들을 주입시킨다. 그리고 드라이브 인 확산 공정을 수행하여 고농도의 n-형 드레인 영역(201)과 고농도의 n-형 소스 영역(204)을 동시에 형성한다. 상기 n-형 드레인 영역(203) 및 n-형 소스 영역(204)에서의 캐리어 농도는 상기 n-형 웰 영역(201)에서의 캐리어 농도보다 더 높다.Next, referring to FIG. 12, a photoresist film pattern (not shown) is formed on the structure as shown in FIG. 11. The photoresist film pattern has openings that expose the semiconductor substrate surface adjacent to the gate conductive film 207 in the p-type well region 202 and the semiconductor substrate surface in the p-type well region 201. Subsequently, n-type impurity ions are implanted using the photoresist film pattern as an ion implantation mask. A high concentration of n-type drain region 201 and a high concentration of n-type source region 204 are simultaneously formed by performing a drive-in diffusion process. The carrier concentration in the n-type drain region 203 and the n-type source region 204 is higher than the carrier concentration in the n-type well region 201.
다음에 도 13을 참조하면, 도 12에 도시된 바와 같은 구조체 위에 포토레지스트막 패턴(미도시)을 형성한다. 이 포토레지스트막 패턴은 p-형 웰 영역(202) 내에서 게이트 도전막(207)과 인접한 반도체 기판 표면 일부를 노출시키는 개구부들을 갖는다. 보다 상세하게는, 상기 개구부들은 상기 n-형 소스 영역(204)과 교대로 형성된다. 이어서 상기 포토레지스트막 패턴을 이온 주입 마스크로 하여 p-형 불순물 이온들을 주입시킨다. 그리고 드라이브 인 확산 공정을 수행하여 고농도의 p-형 영역(205)을 형성한다. 상기 p-형 영역(205)에서의 캐리어 농도는 상기 p-형 웰 영역(202)에서의 캐리어 농도보다 더 높다.Next, referring to FIG. 13, a photoresist film pattern (not shown) is formed on the structure as shown in FIG. 12. The photoresist film pattern has openings in the p-type well region 202 that expose a portion of the semiconductor substrate surface adjacent to the gate conductive film 207. More specifically, the openings are alternately formed with the n-type source region 204. Subsequently, p-type impurity ions are implanted using the photoresist film pattern as an ion implantation mask. The drive-in diffusion process is then performed to form a high concentration of p-type region 205. The carrier concentration in the p-type region 205 is higher than the carrier concentration in the p-type well region 202.
다음에 전면에 층간 절연막을 적층하고, 이어서 통상의 컨택 공정 및 금속 배선 공정을 수행하면 본 발명에 따른 수평형 디모스 트랜지스터가 완성된다.Next, an interlayer insulating film is laminated on the entire surface, followed by a normal contact process and a metal wiring process, thereby completing the horizontal type DMOS transistor according to the present invention.
이상의 설명에서와 같이, 본 발명에 따른 수평형 디모스 트랜지스터에 의하면, 핑거형으로 형성된 n-형 웰 영역의 농도를 높여서 소자의 온-저항을 감소시키더라도, 포텐셜의 균등한 분배에 영향을 주지 않도록 n-형 웰 영역 및 p-형 웰 영역의 폭을 조절하여 소자의 내압을 감소시키지 않을 수 있다.As described above, according to the horizontal type DMOS transistor according to the present invention, even if the on-resistance of the device is reduced by increasing the concentration of the n-type well region formed in a finger shape, the distribution of potential is not affected. The width of the n-type well region and the p-type well region may be adjusted so as not to reduce the breakdown voltage of the device.
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